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【 PCIe 专栏 】
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记录PCIe 驱动学习和应用相关记录
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5 --> pcie初始化枚举和资源分配流程代码分析
本文主要是对PCIe的初始化枚举、资源分配流程进行分析。PCIe architecture1.1 pcie的拓扑结构在分析PCIe初始化枚举流程之前,先描述下pcie的拓扑结构。如下图所示:整个PCIe是一个树形的拓扑:• Root Complex是树的根,它一般实现了一个主桥设备(host bridge), 一条内部PCIe总线(BUS 0),以及通过若干个PCI bridge扩展出一些root port。host bridge可以完成CPU地址到PCI域地址的转换,pci bridge用原创 2021-03-31 11:33:25 · 1533 阅读 · 0 评论 -
4 --> PCIe 总线的 MSI/MSI-x 中断代码分析
MSI/MSI-X概述PCIe有三种中断,分别为INTx中断,MSI中断,MSI-X中断,其中INTx是可选的,MSI/MSI-X是必须实现的。1.1 什么是MSI中断?MSI, message signal interrupt, 是PCI设备通过写一个特定消息到特定地址,从而触发一个CPU中断。特定消息指的是PCIe总线中的Memory Write TLP, 特定地址一般存放在MSI capability中。和传统的INTx中断相比,MSI中断有以下几个优点:(1) 基于引脚的传统中断会被多.原创 2021-03-30 15:30:16 · 1264 阅读 · 0 评论 -
3 --> PCIe 驱动框架和实例分析 (Atheros AR9590)
本实例是Atheros AR9590 2.4G/5.8G双频无线网卡 , 接口方式为 PCIe x1 。Atheros AR8131 网卡驱动下载地址:http://partner.atheros.com/Drivers.aspx驱动实例分析和验证待需。原创 2021-03-26 18:55:05 · 556 阅读 · 0 评论 -
2 --> PCIE 协议栈的框架详解
(1). PCIe 协议栈总览上图是整个 PCIe 的软件框架、PIPE-CompliantPHY 部分的 SERDES 模块、DWC PCIe Core 包含 Physical Layer (MAC)、 DATA Link Layer、 Transaction Layer 和 Application Dependent part of the Transaction Layer,此部分为 PCIe Core 内容。用户驱动部分内容是 Application Logic、Application Reg原创 2021-03-25 11:44:53 · 2789 阅读 · 0 评论 -
1 -- > PCI / PCIe 配置空间详解
PCI/PCIE配置空间按照寄存器的范围如下图:PCI 配置空间 0~255 地址空间,总共 256 bytes、 4字节宽的寄存器、总共 64 寄存器 (4*64 = 256 bytes), 内容定义如图所示。<1>、 PCI ConfigurationSpace Header:PCI ConfigurationSpace Header的范围是头64字节[0,63]。PCI ConfigurationSpace Header分为type 0和type 1,type 1是专门给桥设备用原创 2021-03-25 11:03:11 · 5436 阅读 · 0 评论