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原创 DC综合脚本中文详细解释
#script for Design Compiler DC综合编译脚本#language:TCL 语言说明#Usage: 使用说明1)make sure the lib in the current directory 确保设计库在正确的文件夹下2) if you have the file .synopsys_dc.setup, 用来设置是否定义过dc的启动文件,set synop...
2019-04-22 11:35:16
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原创 几种常见加法器的verilog实现
**几种常见加法器的verilog实现**本人刚开始研一的学习,想着开个博客把研究生学习的内容记录一下,也养成一个好的习惯。研究生的方向是数字IC,把最近做的几个加法器作业记录一下。一:16位进位跳跃加法器。利用门级实现的加法器电路,通过进位传递函数Pi进行进位选择,可以提前进位的计算,使得后一级计...
2018-10-30 11:28:51
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TimeQuest Timing Analyzer quick start tutorial.pdf
2019-11-30
空空如也
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