16 导出pcb各网络的布线长度_高速PCB技术 | Delta L损耗测试技术研究

1 前言

随着高速互联链路信号传输速率的不断提高，作为器件和信号传输的载体，印制电路板（PCB）的信号完整性对通信系统的电气性能有着至关重要的影响。尤其是10G和25G+产品的大规模商用，对PCB传输线插入损耗（Insertion Loss）指标的监控是高速PCB研发和量产过程中管控的重要手段，不同高速产品，客户对信号损耗会有不同的要求，以服务器产品为例，Intel基于不同的服务器平台，对PCB带状线和微带线的损耗有着不同的损耗控制要求，具体如图1所示[1]。

在进行损耗测试时，校准是保证测量精度的重要步骤，但当前绝大多数设备只能校准到一个参考端面（Calibrated Reference Plane），但在很多情况下，校准参考端面和待测器件（DUT）之间必须使用夹具（Test Fixture）连接，而测试夹具的存在会影响测量结果，需要去嵌入消除此部分的影响，获得更加真实的损耗值（如图2所示）。业界常用的去嵌入方法主要可分为两类：①使用特制的可被插入到夹具末端的校准件，经过一系列校准测试后将参考面移动到夹具末端，典型的校准方法有SOLT、TRL等；②先获取“待测器件+测试夹具”的S参数，然后通过直接测试“测试夹具”的S参数或仿真分析获得“测试夹具”的S参数，最后通过数学运算得到“待测器件”的S参数，典型的商用方法有AFR、SFD、Delta L等。

在进行材料选型、产品开发时，大多采用TRL、SOLT等去嵌入方法，其测试精度高，可有效地去除夹具、过孔等对传输线损耗结果的影响，但这些方法往往需要经过一系列复杂的操作并搭配特制的校准件方能去嵌。对于PCB厂进行量产板损耗监控而言，先前应用较多的方法为SET2DIL法，其测试效率较高，但无法去嵌入，随着高速PCB对损耗精度及测试频率要求的不断提高，已逐渐不能满足要求。因此，近年Intel开发并推出了一种操作简便、测试精度较高且能去嵌入的损耗测试方法——Delta L，其测试原理是设计两条不同长度的传输线，在获取到长短线的S参数后，先进行拟合运算，消除多重反射的影响，再直接做差值（Direct Subtraction）获得待测线的损耗值[2]。

为分析不同测试方法对损耗测试的影响，文章先介绍了业内应用较多的TRL、SET2DIL和Delta L损耗测试方法的原理及应用场景，而后重点研究了长短线长度、走线设计、残桩长度等因素对Delta L测试结果的影响，并通过试验分析对比了业内常用的SET2DIL方法、TRL方法与Delta L方法的精度差异，可为高速PCB损耗测试提供参考。

2 常用PCB损耗测试方法简介

2.1 TRL法（Thru-Reflect-Line）

FD法（Frequency Domain Method）是IPC认可的五种损耗测试方法之一，其原理是采用VNA测试传输线的S参数，直接读取插入损耗值。测试时，因夹具会对传输线损