高阻态是0还是1_FPGA/ASIC笔试面试题集锦（1）知识点高频复现练习题

• 写在前面

• 正文内容

  • 简述ASIC设计流程，并列举出各部分用到的工具？

  • 简述FPGA的开发流程？

  • 名词解释

  • 数制转换

  • 什么是竞争和冒险？如何消除？

  • 2分频描述

  • 简述建立时间和保持时间，画图表示？

  • 简述触发器和锁存器之间的差别？

  • 计算最小周期？

  • 什么是Clock Jitter和Clock Skew，这两者有什么区别？

  • 什么是亚稳态，产生的原因，如何消除？

  • 同步与异步？

  • 谈谈对Retiming技术的理解

  • 什么是高阻态？

  • 集成时钟门控单元(Integrated Clock Gating Cell)

• 更多参考资料

• CSDN博客

写在前面

本文其实就是整合了一下去年秋招时总结的笔试题或者各大平台的练习题，只不过去年由于边笔试面试边总结，比较粗糙，这里再次整理润色一下，前人栽树，方便后人乘凉！注：个人微信公众号、简书、知乎也正在不断发布文章哦！

• 个人微信公众号：FPGA LAB；

• 简书地址：Reborn_Lee 的简书主页^[1]

• 知乎地址：李锐博恩的知乎主页^[2]

本文内容选自：

• FPGA 笔试题解析(一)^[3]
• FPGA 笔试题解析(二)^[4]
• FPGA 笔试题解析(三)^[5]
• FPGA 笔试题解析(四)^[6]

注：由于微信公众号不能添加外链接，可以选择阅读原文或者直接进入我的CSDN博客阅读，以获得更优的阅读体验！

正文内容

简述ASIC设计流程，并列举出各部分用到的工具？

说实话，半路出家，没弄过ASIC，但是经常遇到ASIC与FPGA开发做比较的题目，不得不主动了解下ASIC设计流程：

百度对ASIC的解释(了解)：

ASIC全称：Application Specific Integrated Circuit，是一种为专门目的而设计的集成电路。

现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC(片上系统)。

FPGA是ASIC的近亲，一般通过原理图、VHDL对数字系统建模，运用EDA软件仿真、综合，生成基于一些标准库的网络表，配置到芯片即可使用。它与ASIC的区别是用户不需要介入芯片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。

ASIC设计流程

这篇文章中给出的流程可供参考：

详解ASIC设计流程^[7]

流程图：即：

• 需求(Requirements)
• 技术指标(Specifications)
• 架构(Architecture)
• 数字设计(Digital Design)
• 验证(Verification)
• 逻辑综合(Logic Synthesis)
• 逻辑对等(Logic Equivalence)
• 布局和布线(Placement and Routing)
• 验证 (Validation) 具体含义，请转往地址：详解ASIC设计流程^[8]查看！

同时还可以参考如下流程图：

ASIC设计流程

还有：

大致流程都差不多，你能自己说出大概即可，没必要面面俱到！

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简述FPGA的开发流程？

FPGA的开发流程可以从FPGA的开发工具ISE或者Vivado上看出， 例如ISE：

ISE工具

如Vivado：

Vivado工具

总结出来的大概流程为：

FPGA开发流程

想要更详细一点的流程可以参考这个：

FPGA开发实践

此图对应的文档为：从这里下载，如果没有则表示被和谐，可以联系我或者自己下载论文^[9]

从ISE以及Vivado开发工具上可以看出的过程有：

• RTL代码的编写，可以使用原理图、Verilog HDL