adc0808温度换算公式_公式推导:阳离子淀粉氮含量、取代度、电荷密度间的换算...

    接8月8日推文“阳离子淀粉氮含量、取代度、电荷密度之间的懒惰换算法学一下不?”,赶紧把里面的公式怎么来的推导一下。

    首先需要大家仔细看一下如下图所示的阳离子淀粉的结构:

617ea853112174b883097d147579c526.png

    需要大家特别注意的是,我偷懒把缩水葡萄糖单元的聚合度写成m+n了,意思是未被阳离子化的缩水葡萄糖单元数为m个,被阳离子基团取代的缩水葡萄糖单元数为n个,所以大家可以知道,这个阳离子淀粉的取代度DS=n/(m+n)。常见的阳离子淀粉其DS一般只有0.02-0.07。

下面再看一下阳离子醚化剂(2,3-环氧丙基三甲基氯化铵)反应前的结构:

05987c203e77e20605d73a2fbf255624.png

    接下来熟悉一下其他几个重要的背景数据(目的是免去不必要的疑惑):

葡萄糖:C6H12O6,分子量180

缩水葡萄糖:C6H10O5,分子量162

2,3-环氧丙基三甲基氯化

  • 1
    点赞
  • 2
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
这两个Verilog代码可以放在一个.v文件中吗:1.`timescale 1ns / 1ps module Top(clk,sw,led,flag, ADC_sdata, ADC_sclk,ADC_csn,slec_wei,slec_duan); input clk; input [3:0]sw; output reg [7:0] led; input flag; input ADC_sdata; output ADC_sclk,ADC_csn; output [7:0] slec_wei; output [7:0] slec_duan; wire [11:0] adc_res; wire adc_valid; wire [19:0]cout; always@(posedge clk)if(adc_valid) led<=adc_res[11:4]; PmodAD1 U0( .clk(clk), .rst(1’b0), .ADC_sdata(ADC_sdata), .ADC_sclk(ADC_sclk), .ADC_csn(ADC_csn), .adc_res(adc_res), .adc_valid(adc_valid) ); data_ad_pro U1( .sys_clk(clk), .rst_n(1’b1), .pre_data(adc_res[11:4]), .cout(cout) ); display U2( .sys_clk(clk), .rst_n(1’b1), .cout(cout), .sw(sw), .flag(flag), .slec_wei(slec_wei), .slec_duan(slec_duan) ); endmodule ———————2.module PmodAD1( clk,rst, ADC_sdata,ADC_sclk,ADC_csn,adc_res,adc_valid); input clk,rst, ADC_sdata; output reg ADC_sclk,ADC_csn; output reg [11:0] adc_res; output reg adc_valid; reg [7:0] cntr; always@(posedge clk) if(rst)cntr<=0;else if(cntr==34)cntr<=0;else cntr<=cntr+1; always@(posedge clk) case (cntr) 0: ADC_csn<=0; 33: ADC_csn<=1; endcase always@(posedge clk) case(cntr) 34,0,2,4,6,8,10,12,14,16,18,20,22,24,26,28,30,32,33:ADC_sclk<=1; default ADC_sclk<=0; endcase always@(posedge clk) case(cntr) 8: adc_res[11]<= ADC_sdata; 10:adc_res[10]<= ADC_sdata; 12:adc_res[9]<= ADC_sdata; 14:adc_res[8]<= ADC_sdata; 16:adc_res[7]<= ADC_sdata; 18:adc_res[6]<= ADC_sdata; 20:adc_res[5]<= ADC_sdata; 22:adc_res[4]<= ADC_sdata; 24:adc_res[3]<= ADC_sdata; 26:adc_res[2]<= ADC_sdata; 28:adc_res[1]<= ADC_sdata; 30:adc_res[0]<= ADC_sdata; endcase always@(posedge clk)adc_valid<=cntr==32; endmodule
06-01
可以将两个模块放在同一个文件中,但需要注意的是,需要在两个模块之添加一个模块分割符`//----`,否则会报错。同时,建议将两个模块中的端口名进行修改,以免出现冲突。下面是修改后的代码示例: ``` //----Top module---- `timescale 1ns / 1ps module Top( input clk, input [3:0] sw, output reg [7:0] led, input flag, input ADC_sdata, output ADC_sclk, output ADC_csn, output [7:0] slec_wei, output [7:0] slec_duan ); wire [11:0] adc_res; wire adc_valid; wire [19:0] cout; always@(posedge clk) if(adc_valid) led <= adc_res[11:4]; PmodAD1 U0( .clk(clk), .rst(1'b0), .ADC_sdata(ADC_sdata), .ADC_sclk(ADC_sclk), .ADC_csn(ADC_csn), .adc_res(adc_res), .adc_valid(adc_valid) ); data_ad_pro U1( .sys_clk(clk), .rst_n(1'b1), .pre_data(adc_res[11:4]), .cout(cout) ); display U2( .sys_clk(clk), .rst_n(1'b1), .cout(cout), .sw(sw), .flag(flag), .slec_wei(slec_wei), .slec_duan(slec_duan) ); endmodule //----PmodAD1 module---- module PmodAD1( input clk, input rst, input ADC_sdata, output reg ADC_sclk, output reg ADC_csn, output reg [11:0] adc_res, output reg adc_valid ); reg [7:0] cntr; always@(posedge clk) if(rst) cntr <= 0; else if(cntr == 34) cntr <= 0; else cntr <= cntr + 1; always@(posedge clk) case(cntr) 0: ADC_csn <= 0; 33: ADC_csn <= 1; endcase always@(posedge clk) case(cntr) 34, 0, 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 33: ADC_sclk <= 1; default ADC_sclk <= 0; endcase always@(posedge clk) case(cntr) 8: adc_res[11] <= ADC_sdata; 10: adc_res[10] <= ADC_sdata; 12: adc_res[9] <= ADC_sdata; 14: adc_res[8] <= ADC_sdata; 16: adc_res[7] <= ADC_sdata; 18: adc_res[6] <= ADC_sdata; 20: adc_res[5] <= ADC_sdata; 22: adc_res[4] <= ADC_sdata; 24: adc_res[3] <= ADC_sdata; 26: adc_res[2] <= ADC_sdata; 28: adc_res[1] <= ADC_sdata; 30: adc_res[0] <= ADC_sdata; endcase always@(posedge clk) adc_valid <= cntr == 32; endmodule ```

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值