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RSS订阅原创 Verilog实现奇数分频
奇数分频：注意的在于，上升沿触发和下降沿触发，然后分别输出两个时钟，相或就可以实现了，参考https://blog.csdn.net/qq_36147669/article/details/78888409`timescale 1ns / 1ps///////////////////////////////////////////////////////////////////////////...
2019-05-28 22:30:18
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原创 Vivado流水线pipline，4级流水线实现全加器
所谓流水线设计实际上是把规模较大、层次较多的组合逻辑电路分为几个级，在每一集插入寄存器组并暂存中间数据,K级的流水线就是从组合逻辑的输入到输出恰好又K个寄存器组，每一级一个寄存器组，上一级的输出是下一级的输出而又无反馈的电路。(夏宇闻---Verilog数字系统设计教程) ...
2019-05-28 22:25:13
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原创 Vivado ROM仿真教程
本例程主要使用Vivado 调用ROM IP核，用含有正弦曲线的.coe文件初始化ROM，最终通过仿真实现波形的显示一、首先建立工程二、选择芯片的型号我使用的是zynq7020三、调用ROM IP核 这里选择Distributed Memory Generate四、打开IP核，进行IP核设置这里根据初始化文件内容选择所需要的深度和位宽，我们这里选用深度1024，因为文件中...
2019-05-02 17:20:32
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原创 ROM初始化文件（.mif/.coe）
一、Altera ROM 初始化文件（.mif）文件格式如下：width = M;//数据位宽depth =N ;//数据总量address_radix = uns;//地址格式，(uns–十进制，bin–二进制，hex–十六进制)data_radix = dec;//数据格式，同上content begin0:0;1:29;2:57;3:86;4:114;5:143;…...
2019-04-28 21:11:46
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空空如也
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