verilog中function用法_简谈FPGA verilog中的function用法与例子

大家好，又到了每日学习的时间了，今天我们来聊一聊FPGA verilog中的function用法与例子。

函数的功能和任务的功能类似，但二者还存在很大的不同。在 Verilog HDL 语法中也存在函数的定义和调用。

1．函数的定义

函数通过关键词 function 和 endfunction 定义，不允许输出端口声明(包括输出和双向端口) ，但可以有多个输入端口。函数定义的语法如下：

function [range] function_id;

input_declaration

other_declarations

procedural_statement

endfunction

其中，function 语句标志着函数定义结构的开始；[range]参数指定函数返回值的类型或位宽，是一个可选项，若没有指定，默认缺省值为 1 比特的寄存器数据；function_id 为所定义函数的名称，对函数的调用也是通过函数名完成的，并在函数结构体内部代表一个内部变量，函数调用的返回值就是通过函数名变量传递给调用语句；input_declaration 用于对函数各个输入端口的位宽和类型进行说明，在函数定义中至少要有一个输入端口；endfunction为函数结构体结束标志。下面给出一个函数定义实例。

定义函数实例：

function  AND; //定义输入变量

input A, B; //定义函数体

begin

AND = A  && B;

end

endfunction

函数定义在函数内部会隐式定义一个寄存器变