nvme通用驱动_用封装摩尔定律来取代集成电路摩尔定律

本文提出了封装摩尔定律来取代ICs摩尔定律，因为ICs摩尔定律被视为即将终结。

ICs摩尔定律是将晶体管缩放到更小的尺寸，从大工艺节点到小工艺节点，并将它们互连和集成，从而在300毫米晶片的较小芯片中产生更多的晶体管，其性能更高，成本更低。 由于物理、材料和电子限制，晶体管的缩放和集成结束了，封装摩尔定律可以看作是互连和集成较小的芯片，具有最高的晶体管密度和最高的性能，以及最低的成本。 此外，本文所提出的定理可以包括较小的系统组件，在短期内形成2D、2.5D和3D多芯片模块，在长期内形成整个系统的3D系统体系结构。 包装或系统缩放被提出为一个，并且与封装的最终目标是一个系统相同。

正如摩尔ICs定律有两个组成部分-晶体管的数量和每个晶体管的成本-我建议摩尔封装定律也有两个组成部分：互连或输入/输出(I/O)的数量和每个I/O的成本。 本文介绍了I/O是如何从一个封装节点演化到下一个封装节点的，从20世纪60年代的<16个I/O开始，到目前具有近20万个I/O的硅插入器，为摩尔封装定理奠定了基础。本文提出了多种方法来扩展摩尔定律，通过Si插入器的进步和超越，使用玻璃在面板嵌入。 随着摩尔电子封装定律的出现，本文提出了三维光电子封装作为下一个摩尔封装定律。

导言

在过去60年中，摩尔定律一直是晶体管缩放和集成的驱动力以及降低晶体管成本。 然而，电子系统，如智能手机、自动驾驶电动汽车和模仿人脑的机器，不仅仅是晶体管和IC。 摩尔ICs定律，包括每两年增加一次晶体管集成和降低成本，使电子产品进入了超过万亿美元的行业。 然而，业界现在预测是，它将结束，如果在晶体管还有效的话，至少在成本方面已经不再有效。那么，未来的电子系统将用什么取代摩尔定理呢？ 本文提出了摩尔的封装或互连定律，以取代摩尔ICs定律，至少在短期内是成本方面。 减小晶体管尺寸-称为晶体管缩放— 连同它们的互连和集成到更高的晶体管密度，是摩尔定律的基础。 主动和被动系统组件的组件尺寸减小，称为系统缩放，以及它们的互连和集成，在短期内形成模块，在长期内形成系统，形成封装系统，可以成为摩尔封装定律。

摩尔定律是晶体管的加倍和从工艺节点到工艺节点的同时成本降低，每18-24个月，摩尔封装定律必须这样做。 在逻辑和内存之间，计算机系统和计算机系统之间的互连是由计算机系统驱动的。 模仿人脑的人工智能的新时代，是摩尔封装或互连定律脱颖而出的另一个原因。

目前，最先进的摩尔定律的封装与晶片为基础的硅芯片封装。 然而，硅基封装在材料、基板或互连和系统层面上有许多限制。 在材料层面，它的电损失和它介电常数很高。 在互连级别上，它的电容和电阻都很高，导致所谓的RC延迟，恶化从节点到节点的系统性能. 此外，基于Si的封装不符合摩尔的成本定律。 当然，成本是偏离摩尔定律的基础。 在系统层面，Si插入器虽然在其热膨胀系数(TCE)方面与IC完全匹配，但它们与系统板完全不匹配，因此需要额外的封装，并随后使系统级互连更长。

摩尔的IC定律

摩尔定律指出，硅片上的晶体管数量大约每两年增加一倍，如图1a所示。 60年来摩尔定律已经被证明是准确的，因此被用来设定半导体工业的研发目标。 然而，由于物理晶体管的缩放和泄漏限制，摩尔定律不能永远持续下去。 随着晶体管尺寸的减小，晶体管之间的距离也越来越小。 晶体管的尺寸最终将达到分子尺寸。 在这一点上，电子将通过短距离隧道，导致短路。 因此，这将导致有一个极限，超越摩尔定律的ICs是不可能的-被称为“摩尔定律结束的开始”-这预计将在未来十年内达到。 摩尔定律的第二部分与成本有关。 摩尔的第二定律指出，制造成本必须降低，因为给定大小的晶片单位面积的晶体管数量从一个工艺节点演进到下一个工艺节点在不断增加。 然而，半导体工业得出的结论是，在14nm以后，随着下一个工艺节点的引入，成本降低最小或没有成本降低(见图1b)。

图1：a)摩尔ICs定律：晶体管数量的增加随时间的变化；b)每个晶体管制造成本增加的最新趋势

图2：在过去60年中a)摩尔封装定律(I/Os)；b)摩尔封装定律：从一个封装节点到下一个封装节点的成本

摩尔封装定理：互连或I/Os

上面的图2a传达了摩尔封装定律背后的概念。 它始于1960年代末的双联线封装(DIPs)，<16个I/O，导致外围四平包(Q FPs)从64到304个I/O。 这导致陶瓷封装的I/O数到1990年代初增加到约1000。 陶瓷封装在很大程度上是由厚膜粘贴技术，大约100µm的线宽和孔洞，因此限制了他们可以实现的I/O的数量。 由于陶瓷的高介电常数和W、Mo或Ag-Pd等共烧金属的低电导率，它们的性能也受到限制。 所谓的低温共烧陶瓷(L TCC)解决了其中的一些限制，特别是在顶部的RDL样薄膜布线，使I/O的数量>10,000。 但是有机层压板封装解决了陶瓷和封装的性能和成本限制，继续建立薄膜材料和工艺技术，以及在顶部采用超薄RD L样布线层提供了超过5000和大约10倍的I/O。 实现I/O数量急剧增加的唯一方法是在硅封装上以晶片为基础的后端(B EOL)RDL布线，能实现高达20万I/O。 人工智能，模拟人脑，和超高带宽系统超过50TB/s，可能需要几个数量级的I/O，需要持续降低每I/O的成本。

摩尔封装定律：成本

就像摩尔的ICs定律一样，成本应该是摩尔封装定律的一个重要因素。 图2b显示了相对成本的降低，因为包装从一个fen节点移动到下一个。 唯一的例外似乎是硅插入器，每平方毫米的成本 比预测的摩尔包装趋势定律大约高3-5倍。 由Georgia技术公司及其合作伙伴率先开发的玻璃封装有望扭转成本趋势。

引线框架封装互连引线框架封装由蚀刻的金属结构组成，形成引线(引线框架)，将die连接在一边，板连接在外面。 die通过细线连接到引线框架上，使用有线键合。 然后将此组件封装在模压聚合物(典型的环氧)套管中。 DIP是唐·福布斯、雷克斯·赖斯和科比·罗杰斯于1964年在仙童公司(Fairchild)发明的第一个包裹。 DIPs演变成Q FPs和小外形(SO，small outline)封装，如图3a所示，跨越16至308 I/Os。

图3：a)引线框架封装族的I/Os演变；b)陶瓷封装从121个演变为10，000个I/Os>

陶瓷封装互连

陶瓷封装始于氧化铝陶瓷，作为生产铝金属的副产品，有最丰富的陶瓷材料可用。 因此，氧化铝是20世纪70年代和80年代微电子工业的主力-由IBM、京瓷、NTK在早期开发(图3b)。 它已被用于几种衬底形式，从具有8-48I/O的DIPs，到非常复杂的多层共烧高温陶瓷(HTCC)， 低温共烧陶瓷封装(L TCC)，以及由IBM首创的LTCC薄膜布线是在20世纪80年代末开发的。 即使在今天，LT CC衬底仍被广泛应用于射频、高温和高可靠性的应用中.

层压板封装互连

采用表面层流电路(SLC)技术，在20世纪80年代，IBM首次引进了高密度布线有机层流基板，有三个原因：1)较高的I/O，2)较高的电气性能，3)比以前的陶瓷世代的低成本。 层压板封装，如图4a中所示，通常是通过使用光刻工艺用一层薄膜聚合物介质和导体依次处理每一层，在大型面板中制作的。 对于LTCC所需的800ºC和HTCC所需的1560ºC，有机底物是在非常低的温度下加工的，通常是<300ºC的。 这些成就导致了芯材和介电材料的重大进步，以及微维和线光刻的工艺进步。 今天最先进的BT-环氧层压板芯具有3ppm/K的CTE和T gg 300ºC。 它是使用半加性处理，最小的线宽2µm和一个通孔直径的10µm在一个捕获垫的25µm直径，提供了145I/O/mm/层的布线密度。

硅封装互连

硅封装是最先进的多芯片封装(图4b)，称为2.5D，I/O高达20万。 这种MCM概念在功率分配、信号传输、芯片背面的散热和flip-chip(倒装)芯片组装等方面非常类似于20世纪90年代IBM的100芯片多芯片陶瓷封装。 然而，它有两种独特的技术：1)通孔硅(TSVs)和2)RDL。 博世制造TSVs工艺的进展，由于它们是在高带宽存储器产品中制造的，这些技术已经成熟到器成本可以与硅插入器有效比拟的水平。 然而，RDL层是重新设计的，类似于以前的BEOL处理的IC。 与有机或陶瓷封装相比，BEOL的制造基础设施在很大程度上能够提供Si插入器中最高的I/O数。

图4：a)I/O中层压板封装的演变；b)I/O中硅插入器的演变

Si插入器目前用于 2µm线宽由英特尔在其EMIB中实现，而AMD在其HBM带宽GPU中实现1µm 线宽，<0.Xilinx在其现场可编程门阵列(FPGA)应用中实现5µm线宽；由AMD发布的Radeon Fury器件的596平方毫米的 GPU die的I/O的实际数量约为190K。 Xilinx为其Virtex-72000T FPGA产品发布了类似的数字。

嵌入式封装互连

嵌入意味着芯片被嵌入或掩埋在封装或板中，并且使用晶片BOL工具或封装工具与这些掩埋的IC进行互连。 图5a显示了嵌入技术在I/O中从晶片级到晶片扇出级到面板级封装(PLP)的进展。

图5：a)I/O中晶片和面板嵌入技术的演进；b)InFO是台积电的首个大容量WLFO技术

嵌入式晶片和面板扇出封装是通过将ICs重新组合成200毫米或300毫米圆晶片，并在这些成型晶片上构建RDLs之前用环氧基成型化合物对其进行成型。

再分配布线和I/O扩展到die足迹之外的模制扇出区域，其中封装被球化以便组装。 英飞凌是第一家为射频和模拟产品应用引入晶片扇出(W FO)封装的公司。 第一个嵌入式扇出封装(WFO)是由台积电在2016年推出的苹果iPhone7中使用集成扇出(在FO)，如图5b所示。

虽然WFO封装在I/O和应用的数量上继续增长，但由于成型化合物，它们有一些局限性，如die放置精度、die移位、die垫的共面性、成型复合收缩等。 所有这些都限制了RDL的BEOL缩放和pitch缩放的潜力。 其他挑战是较大封装的板级可靠性、高价值单芯片或多芯片的可修复性或可返工性、散热性以及大封装尺寸超过15毫米的基于晶片的封装的高成本。

面板扇出(P FO)技术正在广泛开发，以解决上述有机层压板和无机层压板中的一些问题。 例子包括三星的有机面板和佐治亚技术(Georgia Tech)采用的玻璃面板嵌入(GPE，glass panel embedding)。 三星的iCube，是基于RDL的首个面板扇出技术，实现了比目前的WFO选项更高密度的逻辑和内存集成，如图5a所示。

摩尔封装互连定律的未来

参考图2a，有许多选择来继续推动拟议的摩尔封装定理，例如：

1. 扩展硅封装互连.

2. 开发大面板，低C和低R无机GPE包装..

3. 开发其他面板嵌入，无须成型化合物和组装。

4. 转移到光电子互连技术，电子互连技术即将结束。