fpga期末考题库_FPGA试卷+答案+超详细解答

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1、装 订 线 考 生 答 题 不 得 超 过 此 线 广东技术师范学院2020学年度第()学期期末考试试卷科目：()卷考试形式：闭卷 考试时间:100 分钟院(系)别、班级： 姓名： 学号： 电子与信息学院 20.考试试卷(含答题纸、试题纸、草稿纸的装订试卷不能分拆)题 目一二三四五六七八总分标准分数2030201020 100实得分数评卷人试题区：(试题区必须与答题区同时交回，含答题纸、试题纸、草稿纸的装订试卷不能分拆)一、单项选择题：(20分)1 在VHDL语言中，下列对进程(PROCESS)语句的语句结构及语法规则的描述中，不正确的是___C___。A. PROCESS为一无限循环语句；敏。

2、感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C. 进程由说明部分、结构体部分、和敏感信号三部分组成；(进程由声明语句、顺序语句、敏感信号列表组成)D. 当前进程中声明的变量不可用于其他进程。2 在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的___C___。(信号赋值符号 0) _____; 清零 -others=0是比较专业的写法，可以 count Cout Cout Cout Cout Cout X, C1 = Z, B1 = Y);end behave;注：此题，在题目中已注明元件为 两输入与非门，所以我们直接 声明元件就行。如果没说，我们就的另外写一个 两输入与非门的程序。-两输入与非门程序-file name:myNor.vhd- -库引用-library IEEE;use IEEE.std_logic_1164.all;-实体声明-entity myNor isport (a,b:in std_logic;c:out std_logic);end myNor;-结构体行为描述-architecture behave of myNor isbeginc = not(a and b);end behave。