RTL(寄存器传输级别)是建模抽象级别，通常用于编写可综合模型。综合是指将HDL描述自动编译为ASIC或FPGA的实现的过程。MyHDL支持这一特性。
组合逻辑以下是组合逻辑模板：
利用always_comb装饰器修饰一段组合逻辑，该名字复用systemverilog中组合逻辑关键词。装饰函数是一个局部函数，它指定逻辑输入信号之一发生变化时发生的情况。always_comb装饰器会自动推断输入信号。它返回一个生成器，该生成器对所有输入均敏感，并且只要输入发生更改，该生成器便会执行该功能。
时序逻辑always_seq装饰器装饰时序逻辑。
这个装饰器可以自动推断复位功能，即推断需要复位的信号，并使用初始值作为复位值。复位信号本身需要指定为ResetSignal对象：
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