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计算机组成原理课件cu设计

6.2.8 设计验证 对每条指令的取指令、译码以及执行周期进行跟踪。 1. 考虑如下这段代码，它每条指令仅仅包含了一次。 0: ADD 4 1: AND 5 2: INC 3: JMP 0 4: 27H 5: 39H 2. CPU遵循状态图并以合适的状态顺序取出、译码和 执行每条指令： ADD4: FETCH1→FETCH2→FETCH3→ADD1→ADD2 AND5: FETCH1→FETCH2→FETCH3→AND1→AND2 INC: FETCH1→FETCH2→FETCH3→INC1 JMP0: FETCH1→FETCH2→FETCH3→JMP1 3. 对这段程序的一次循环的跟踪情况 (所有寄存器的初始值都是0) ? 指令 状态 有效信号 所执行的操作 下一个状态 ADD 4 FETCH1 PCBUS,ARLOAD AR←0 FETCH2 FETCH2 READ,MEMBUS, DRLOAD,PCINC DR←04H,PC←1 FETCH3 FETCH3 DRBUS,ARLOAD, IRLOAD IR←00,AR←04H ADD1 ADD1 READ,MEMBUS DRLOAD DR←27H ADD2 ADD2 DRBUS,ACLOAD AC←0+27H FETCH1 AND 5 FETCH1 PCBUS,ARLOAD AR←1 FETCH2 FETCH2 READ,MEMBUS, DRLOAD,PCINC DR←45H,PC←2 FETCH3 FETCH3 DRBUS,ARLOAD IRLOAD IR←01,AR←05H AND1 AND1 READ,MEMBUS DRLOAD DR←39H AND2 AND2 DRBUS,ALUSEL, ACLOAD AC←27H^39H=21H FETCH1 INC FETCH1 PCBUS,ARLOAD AR←2 FETCH2 FETCH2 READ,MEMBUS, DRLOAD,PCINC DR←C0H,PC←3 FETCH3 FETCH3 DRBUS,ARLOAD, IRLOAD IR←11,AR←00H INC1 INC1 ACINC AC←21H+1=22H FETCH1 JMP 0 FETCH1 PCBUS,ARLOAD AR←3 FETCH2 FETCH2 READ,MEMBUS, DRLOAD,PCINC DR←80H,PC←4 FETCH3 FETCH3 DRBUS,ARLOAD, IRLOAD IR←10,AR←00H JMP1 JMP1 DRBUS,PCLOAD PC←0 FETCH1 6.3.1 相对简单CPU的描述 1．64K字节的存储器，每个存储单元8位宽。 地址引脚：A[15..0] 数据引脚：D[7..0] (双向) 2．CPU的三个内部寄存器 ◆ 8位累加器AC：接受任何算术或者逻辑运算的 结果，并为使用两个操作数的算术或者逻辑 操作指令提供一个操作数。 6.3 相对简单CPU的设计和实现 ◆ 寄存器R：一个8位通用寄存器。为所有的双操作 数算术和逻辑运算指令提供第二个操作数。它也 可以用来暂时存放累加器马上要用到的数据。 (减少存储器访问次数提高CPU的性能) ◆ 零标志位Z：每次执行算术运算或者逻辑运算的 时候，它都将被置位。 3．指令集结构 4．一些寄存器 ◆ 16位的地址寄存器AR：通过引脚A[15..0]向存储器 提供地址。 ◆ 16位的程序计数器PC：存放将要执行的下一条指令 的地址，或者指令需要的下一个操作数的地址。 ◆ 8位的数据寄存器DR：通过D[7..0]从存储器中接收 指令和数据并且向存储器传送数据。 ◆ 8位的指令寄存器IR：存放的是从存储器中取出来 的操作码。 ◆ 8位的临时寄存器TR：在指令执行过程中，临时存 储数据。(程序员不能访问) 6.3.2 取指令和译码 ? FETCH1: AR←PC FETCH2: DR←M，PC←PC＋1 FETCH3: IR←DR，AR←PC 取指令和译码周期的状态图： ? (注意：两条指令，JMPZ和JPNZ，具有两个不同的 执行周期。) 6.3.3 执行指