vcs验证_使用VCS&SV进行仿真验证的基本功能

芯片的世界，是充满未知的世界

芯

片

下面几篇文章分别介绍了SystemVerilog断言， testbench结构，Discovery Visualization Environment (DVE)，功能和代码覆盖率统计，以及一个FIFO模块用于演示如何使用SystemVerilog开发验证环境，进行随机受约束的、覆盖率驱动的功能验证。

Testbench 快速入门指南之介绍

Testbench 快速入门指南之基本验证环境

Testbench快速入门指南之 program

Testbench 快速入门指南之受约束的随机激励

Testbench 快速入门指南之checker

Testbench 快速入门指南之同步结构

Testbench 快速入门指南之断言

Testbench 快速入门指南之覆盖率分析

Testbench 快速入门指南之FIFO仿真

许你清风，许你明月。