iar环境下c语言编程,STM8，在IAR下用C语言与汇编进行混合编程的相关总结

/* Define to prevent recursive inclusion ------------------------------------ */

#ifndef __STM8S_INC_

#define __STM8S_INC_

/* Includes ------------------------------------------------------------------*/

/* Private typedef -----------------------------------------------------------*/

/* Private define ------------------------------------------------------------*/

/* Private macro -------------------------------------------------------------*/

/* Private variables ---------------------------------------------------------*/

/* Private function prototypes -----------------------------------------------*/

/* Private functions ---------------------------------------------------------*/

/* Exported macro ------------------------------------------------------------*/

; Port A at 0x5000

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

PA_ODR                        EQU    0x5000                ; Port A data output latch register

PA_IDR                        EQU    0x5001                ; Port A input pin value register

PA_DDR                        EQU    0x5002                ; Port A data direction register

PA_CR1                        EQU    0x5003                ; Port A control register 1

PA_CR2                        EQU    0x5004                ; Port A control register 2

; Port B at 0x5005

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

PB_ODR                        EQU    0x5005                ; Port B data output latch register

PB_IDR                        EQU    0x5006                ; Port B input pin value register

PB_DDR                        EQU    0x5007                ; Port B data direction register

PB_CR1                        EQU    0x5008                ; Port B control register 1

PB_CR2                        EQU    0x5009                ; Port B control register 2

; Port C at 0x500a

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

PC_ODR                        EQU    0x500A                ; Port C data output latch register

PC_IDR                        EQU    0x500B                ; Port C input pin value register

PC_DDR                        EQU    0x500C                ; Port C data direction register

PC_CR1                        EQU    0x500D                ; Port C control register 1

PC_CR2                        EQU    0x500E                ; Port C control register 2

; Port D at 0x500f

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

PD_ODR                        EQU    0x500F                ; Port D data output latch register

PD_IDR                        EQU    0x5010                ; Port D input pin value register

PD_DDR                        EQU    0x5011                ; Port D data direction register

PD_CR1                        EQU    0x5012                ; Port D control register 1

PD_CR2                        EQU    0x5013                ; Port D control register 2

; Port E at 0x5014

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

PE_ODR                        EQU    0x5014                ; Port E data output latch register

PE_IDR                        EQU    0x5015                ; Port E input pin value register

PE_DDR                        EQU    0x5016                ; Port E data direction register

PE_CR1                        EQU    0x5017                ; Port E control register 1

PE_CR2                        EQU    0x5019                ; Port E control register 2

; Port F at 0x5019

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

PF_ODR                        EQU    0x501A                ; Port F data output latch register

PF_IDR                        EQU    0x501B                ; Port F input pin value register

PF_DDR                        EQU    0x501C                ; Port F data direction register

PF_CR1                        EQU    0x501D                ; Port F control register 1

PF_CR2                        EQU    0x501E                ; Port F control register 2

; ADC Part at 0x5400

ADC_CSR                        EQU     0x5400                ; ADC Control/Status Register

ADC_CR1                        EQU     0x5401                ; ADC Configuration Register 1

ADC_CR2                        EQU     0x5402                ; ADC Configuration Register 2

ADC_CR3                        EQU     0x5403                ; ADC Configuration Register 3

ADC_DRH                        EQU     0x5404                ; Data bits High

ADC_DRL                        EQU     0x5405                ; Data bits Low

ADC_TDRH                        EQU     0x5406                ; Schmitt trigger disable High

ADC_TDRL                        EQU     0x5407                ; Schmitt trigger disable Low

ADC_DB0RH                        EQU     0x53E0                ; Data Buffer register 0 High

ADC_DB0RL                        EQU     0x53E1                ; Data Buffer register 0 Low

ADC_DB1RH                        EQU     0x53E2                ; Data Buffer register 1 High

ADC_DB1RL                        EQU     0x53E3                ; Data Buffer register 1 Low

ADC_DB2RH                        EQU     0x53E4                ; Data Buffer register 2 High

ADC_DB2RL                        EQU     0x53E5                ; Data Buffer register 2 Low

ADC_DB3RH                        EQU     0x53E6                ; Data Buffer register 3 High

ADC_DB3RL                        EQU     0x53E7                ; Data Buffer register 3 Low

ADC_DB4RH                        EQU     0x53E8                ; Data Buffer register 4 High

ADC_DB4RL                        EQU     0x53E9                ; Data Buffer register 4 Low

ADC_DB5RH                        EQU     0x53EA                ; Data Buffer register 5 High

ADC_DB5RL                        EQU     0x53EB                ; Data Buffer register 5 Low

ADC_DB6RH                        EQU     0x53EC                ; Data Buffer register 6 High

ADC_DB6RL                        EQU     0x53ED                ; Data Buffer register 6 Low

ADC_DB7RH                        EQU     0x53EE                ; Data Buffer register 7 High

ADC_DB7RL                        EQU     0x53EF                ; Data Buffer register 7 Low

ADC_DB8RH                        EQU     0x53F0                ; Data Buffer register 8 High

ADC_DB8RL                        EQU     0x53F1                ; Data Buffer register 8 Low

ADC_DB9RH                        EQU     0x53F2                ; Data Buffer register 9 High

ADC_DB9RL                        EQU     0x53F3                ; Data Buffer register 9 Low

FLASH_DUKR                        EQU     0x5064                ;

FLASH_IAPSR                        EQU     0x505f                ;

/* Exported param ------------------------------------------------------------*/

/* Exported functions ------------------------------------------------------- */

#endif /* __STM8S_INC_ */