松下服务器分频器输出信号与,奇数因子分频器和根据分频器输出信号操作的90度分相专利_专利查询

1.一种奇数因子分频器，其特征在于包括：多个级联连接、以同一时钟信号操作的主辅D型触发器，每个主辅D型触发器由级联的主D型锁存器和辅D型锁存器构成，所述主D型锁存器与时钟信号同步，所述辅D型锁存器与反相时钟信号同步；产生输出信号的或非门，所述输出信号表示所述级联的多个主辅D型触发器中末级主D型锁存器Q端输出与所述末级辅D型锁存器Q端输出的逻辑非和；把所述或非门输出信号提供给所述级联的多个主辅D型触发器中初始级主辅D型触发器的主D型锁存器D输入端的装置；和将所述或非门输出信号作为所述分频器最终输出信号输出的装置。

2.一种90°分相电路，其特征在于包括：主辅D型触发器，它根据权利要求1所述的奇数因子分频器产生的最终输出信号构成的时钟信号工作；把所述主辅D型触发器中辅D型锁存器的反相Q端输出接至其主D型锁存器D输入端的装置；把所述主辅D型锁存器各自的Q端输出信号作为所述90°分相电路最终输出信号而输出的装置。

3.一种分频器方法，其特征在于包括下述步骤：执行分频操作，即把外部得到的信号作为时钟信号提供给由多个级联的主辅D型触发器组成的电路，每个主辅D型触发器与该时钟信号同步，每个主辅D型触发器由级联的主辅D型锁存器构成，主D型锁存器与时钟信号同步，辅D型锁存器与反相时钟信号同步；通过下述获取逻辑非和信号，即对或非门输入所述级联的多个主辅D型触发器中末级主辅D型锁存器的Q端输出；和把所述逻辑非和信号加到所述级联的多个主辅D型触发器中初始级的主辅D型触发器的主D型锁存器D输入端，并把所述逻辑非和信号作为最终输出信号加以输出。