性能评估
以上设计采用VHDL语言描述。在QuartusII4.2环境下编译综合.选用Ahera CYCLONE系列器件为目标器件进行整体综合、仿真和底层布局。采用FIPS180—2给出的测试数据进行仿真。采用了单个分组和多个分组分别进行测试,均得到正确结果。
在本设计中每运算一个512一bits分组需要66个时钟周期,其中第一个为数据准备周期,第2~65个周期为运算周期。第66为移位寄存器的值与HASH
性能评估
以上设计采用VHDL语言描述。在QuartusII4.2环境下编译综合.选用Ahera CYCLONE系列器件为目标器件进行整体综合、仿真和底层布局。采用FIPS180—2给出的测试数据进行仿真。采用了单个分组和多个分组分别进行测试,均得到正确结果。
在本设计中每运算一个512一bits分组需要66个时钟周期,其中第一个为数据准备周期,第2~65个周期为运算周期。第66为移位寄存器的值与HASH