jk触发器改为四进制_数字电路学习笔记（十）：更多锁存器和触发器

上一章中提到了普通RS锁存器的两大缺点：

1. S端口和R端口不能同时有效，但实际应用中不能保证这种情况不出现，此时可能会出错；
2. 在计算机中，有许多内存单元协同组成一个寄存器，存储同一个数据。但每一位数据可能是先后到来的（比如加法器，计算出最高一位会花费比低位更多的时间），如果内存单元被写入的时间无法统一，就会造成混乱。RS锁存器并没有提供控制写入的端口——只要输入变化，状态就会改变。

本章中将要探讨如何改进这两点，并设计出更加适合存储数据的存储电路。基础电路仍然是RS锁存器：

一、门控RS锁存器

我们从问题二开始解决。为此我们只需增加一个写控制端口。当该端口为高电平时，

和

可以正常输入；当该端口为低电平时，

和

被保持在0，锁存器处于保持状态。那么，一个与门便可以解决问题。

控制端口，我们将其命名为

，即时钟（clock）。时钟信号依然是一种普通的信号，只是因为它起控制作用，会周期性变化，所以有这么一个特殊的名字。

门控RS锁存器的功能和普通RS锁存器一样，也有一样的状态转换图和特性方程：

，唯一不同的就是多了一个控制的时钟信号。当该信号为高时（

），锁存器会像普通锁存器一样工作；该信号为低，则无论

输入为什么，状态都会被保持。这样，计算机就可以在时钟为低时做计算，并准备好所有要写入的信号，然后在时钟信号为高时写入。

二、D锁存器

接下来，我们解决第一个问题：摆脱RS锁存器的

的约束条件。最简单的解决方法自然是将

取反之后作为

，这样两者永远不相等，也就不可能都是1了。我们把剩下的一个输入取名为

（D是Data的意思——D锁存器是数据存储单元的基础结构）。