gddr6速率_GDDR6接口通道之特殊设计考量

本文探讨了几个设计考量和方法用以缓解GDDR6 DRAM实施所带来的挑战。特别指出了在整个接口通道保持信号完整性的重要性。必须特别重视GDDR6存储器接口设计的每个阶段，才能够成功解决信号完整性问题。 存储器接口通道中的每个组件都应该被密切关注，以确保维持信号的完整性。 您是某个OEM系统公司的片上系统(SoC)或系统设计师吗?你的绘图板上是否有GDDR6呢? 很多系统公司都在参与实施下一代GDDR6 DRAM的设计讨论。 与之前的DDR系列不同，这一系列产品还存在许多设计挑战，它要求SoC和系统设计人员仔细评估整个GDDR6存储器接口以实现成功的设计。 内存接口 高速、高信号计数的并行存储器接口是GDDR6存储器接口的最好描述，在需要高内存带宽和低延迟的应用程序中，使用单端信令与DRAM内存通信。 这里包含的应用程序包括汽车ADAS、图形/GPU、数据中心和AI/机器学习。 如图1所示，其存储器接口通道是指从控制器PHY到DRAM接收器的数据路径。 它由控制器BGA封装、PCB和接收器封装组成。 与通道相关的许多设计因素都会显著影响信号完整性。 本文将讨论一些关键的设计注意事项。 图1： 存储器接口通道(来源： Rambus) 控制器BGA封装采用倒装芯片球栅阵列(FC-BGA)封装，因其具有高引脚密度和优越的供电网络寄生效应。 高引脚密度的实现源于引脚以低至0.4mm的间距排布在区域阵列中。 正是由于可提供大量封装引脚，使得电源和接地路径可以并联到电路，从而降低穿过封装时的这些电路的电感。 低电感路径会显著改善供电网络(PDN)的寄生效应。 FC-BGA封装是一种多层层压结构，其中包括了厚树脂芯、铜箔和介电层，如图2所示。 介电层在封装中也称为积层，它被夹在铜箔之间。 信号迹线和电源平面蚀刻在铜层上。 图2： 4-2-4封装的横截面(来源： Rambus) 在核心中具有两个导体层并且在积层中有四个导体层的FC-BGA封装被称为4-2-4封装。 倒装芯片ASIC通过焊球或铜柱贴装到BGA上。 GDDR6存储器子系统采用单端信号以16至20千兆位/秒(Gbps)的高数据速率传输数据。 高数据速率下的信号完整性受导体和电介质的材料特性影响。 FC-BGA中的介电材料，继而PCB中的介电材料，会吸收来自信号传输线的磁能导致接收器处的信号强度降低。 信号损耗 信号损耗以分贝为单位进行测量，被称为插入损耗。 它可以简单地定义为接收器信号强度与发射器信号强度之比。 在设计GDDR6 FC-BGA时，需要通过减小通道长度和/或使用低损耗介电材料来最小化插入损耗。 在控制器封装中，可以通过更小尺寸的封装来实现更短的通道长度。 在PCB中，将DRAM封装尽可能靠近控制器封装可以实现降低通道长度。 由于大多数汽车和消费类PCB系统的限制，通常可以将PCB通道限制在30mm和60mm之间。 低损耗介电材料可用于封装和PCB。 对于封装，可以使用Ajinomoto积层膜(ABF)薄膜电介质，其介电损耗低至0.0044。 对于PCB，可以使用Megtron6，介电损耗低至0.002。 使用低损耗材料是减少通道插入损耗的有效方法。 图3： 通过采用低损耗介电材料和降低通道长度来改善插入损耗(来源： Rambus) 图3显示了采用诸如像Megtron6这样的低损耗介电材料相对于采用标准FR-4介电材料的优势。 若PCB上采用60mm通道布线，使用低损耗材料可将插入损耗降低50%以上，通道长度也可以从60mm减小到44mm，继而将插入损耗改善10%。 趋肤效应 高速信号倾向于在导体表面传播，这种现象也称为趋肤效应。 在FC-BGA封装中，导体和电介质之间的界面通常不是非常光滑，表面粗糙将导致更高数据速率传输时的信号插入损耗增大。 表面粗糙度用公制Ra来量化，公制Ra表示表面轮廓的算术平均值。 最新的封装衬底制造工艺可以制造Ra低至250nm的衬底。 当信号从发射器传送到接收器时，沿信号路径的阻抗产生任何差异都会导致信号反射(回波损耗)并影响接收器信号眼图的质量。 GDDR6通道中的典型信号路径中涵盖了许多组件，包括C4凸块、微通孔、镀通孔、BGA球以及控制器封装、DRAM封装和PCB中的信号走线。 由于制造工艺的限制，例如通孔的钻孔尺寸和BGA球尺寸，使得由于通孔、C4凸块和BGA球引起的阻抗不连续性难以控制。 通常情况下可以将信号走线阻抗与接收器和驱动器阻抗相匹配，将回波损耗降至最低以改善插入损耗。 PCB采用镀通孔设计还可能由于过孔引线的存在而导致信号插入损耗显著退化，此时可能需要通过背钻的方式移除多余的引线或在PCB中使用盲孔或埋孔。 串扰 GDDR6 PHY是一种数据并行接口，其中许多信号以高速率同时发送和接收数据。 其中一些信号会耦合到封装中的相邻信号并且干扰相邻的接收器信号。 这种现象称为串扰。 在封装衬底中，当信号迹线在同一层上彼此非常靠近或者当通过内核的信号通孔彼此非常靠近时会产生串扰。 因此，增大“攻击者”和“受害者”信号之间的间距是显而易见的解决方案。 但是，如果没有充分规划信号、ASIC管芯凸点、BGA引脚和衬底中的通孔的布局，加大间距也可能并不有效。 为了最小化通孔串扰，可能需要重新布置BGA引脚，以便在多个干扰源信号和被干扰信号之间布置接地或电源引脚(返回路径)。 由于通孔彼此太靠近，细间距BGA封装可能会产生额外的串扰。 此时就需要规划封装衬底上的迹线布线以管理布线密度，而且可能还需要额外的布线层。 在PCB上，BGA引脚下的导通孔会显著增加串扰。 重新排列BGA引脚以增加适当的隔离和返回路径将有助于减少串扰。 对导通孔进行背钻也可以减少BGA封装下方通孔的信号耦合。 此外，使用盲孔和埋孔也是减少串扰的方法。 结论 本文探讨了几个设计考量和方法用以缓解GDDR6 DRAM实施所带来的挑战。 特别指出了在整个接口通道保持信号完整性的重要性。 必须特别重视GDDR6存储器接口设计的每个阶段，才能够成功解决信号完整性问题。 ‧‧‧‧‧‧‧‧‧‧‧‧‧‧‧‧  END  ‧‧‧‧‧‧‧‧‧‧‧‧‧‧‧‧ 推荐文章：

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