jtag驱动_电源供电以及电机驱动原理与电路分析

第一部分：供电电路原理

供电部分原理图如图1-1所示：

图1-1

从图1-1中可知道供电有+5V、+3.3V、+1.5V三种，其中每个电源均有0.1µF的旁路电容，将电源中的高频串扰旁路到地，防止高频信号通过电源串扰到其它模块中。同时还能将电源本身的工频干扰滤除。

值得注意的是：在布线的时候，经退藕电容退藕后的电源输出点应该尽量紧靠芯片的电源引脚进行供电，过长的引线有可能重新变成干扰接收天线，导致退藕效果消失。如果无法让每个退藕后的电源输出点均紧靠芯片的电源引脚，那么可以采用分别退藕的方法，即分别尽量紧靠每个芯片的电源引脚点接入退藕电容进行退藕，这也解释了为什么图1-1的3.3V电源有两个退藕输出点。

第二部分：电机驱动电路原理

电机驱动电路原理如图2-1所示：

图2-1

图2-1中Header 4X2为4排2列插针，FM0~3为FPGA芯片I/O输出口，加入的插针给予一个可动的机制，在需要使用时才用跳线帽进行相连，提高I/O口的使用效率。

RES5是五端口排阻，内部集成了4个等阻值且一端公共连接的电阻，PIN 1是公共端，PIN2~5为排阻的输出端，排阻原理图如图2-2所示：

图2-2

该排阻公共端接电源，即上拉电阻形式，作用是增强FPGA芯片I/O口(以下简称I/O口)的驱动能力，实际上就是增加I/O输出高电平时输出电流的大小。当I/O输出高电平时，+5V电源经排阻与IN1~4相连，相当于为I/O提供一个额外的电流输出源，从而提高驱动能力。当I/O输出低电平时，可将I/O近似看做接地，而IN1~4因与I/O由导线直接相连，因此直接接受了I/O的低电平输出信号。此时，+5V电源经排阻R、I/O内部电路(电阻近似为零)后接地，因此该路的电流不能大于I/O的拉电流(Ii)最大值，有公式2-1：

由公式2-2可以得出排阻的取值范围。

图2-3

图2-4

由于I/O电流远远不足以驱动电机，因此需要外接该芯片驱动电机，ULN2003内部集成的达林顿管电路如图2-4所示。达林顿管的形式具有将弱点信号转化成强电信号的特点，I/O电平逻辑从PIN IN输入，通过达林顿管控制PIN 9(COMMON)端输入的强电信号按照I/O信号规律变化。值得注意的是：ULN2003输出逻辑将与输入逻辑相反，编程时应该注意该特点。

第三部分：电机指示灯电路原理

电机指示灯电路如图3-1所示：

图3-1

电机部分指示灯用于指示各路信号的逻辑电平状态，其中R106~109为限流电阻，防止发光二极管因电流过大烧毁。值得注意的是：该指示灯的发光二极管接成共阳极，由M0~3信号端口产生低电平点亮对应的二极管，而ULN2003的OUT与IN逻辑电平相反，因此对于I/O口FM0~3来说，输出高电平就能点亮对应的发光二极管，例如：FM0输出高电平，则对应LD17点亮，编程时应注意此电路将I/O实际逻辑反相了两次，对应关系为I/O口输出哪路高电平则对应点亮哪路指示灯。

第四部分：时钟电路原理

时钟电路如图4-1所示：

图4-1

采用50Mhz有源晶振产生时钟信号，接法采用有源晶振的典型接法：PIN 1悬空，PIN 2接地，PIN 3输出时钟信号，PIN 4接电源。由于FPGA的I/O供电为3.3V，而时钟电路产生的时钟信号要由I/O口接收，因此时钟信号最大值不能超过3.3V，故时钟电路电源采用3.3V供电。

第五部分：FPGA部分电路原理

FPGA部分电路原理图如图5-1所示：

图5-1

Header 18X2为18排2列排阵，两组排阵分别与PIN口、3.3V电源、数字地相连，提供了可动的机制，使得PIN口可根据需要用排线与目标相连，打到信号传输的目的。而3.3V电源以及数字地针口则可以根据需要，用排线为目标提供逻辑高电平或逻辑低电平。