本期笔试经解析题目来源vivo2021校招提前批硬件逻辑岗整套题，题目不难，但是考察的点还是蛮多的，从数字电路到数字逻辑再到时序分析与约束和功耗覆盖率问题都有涉及，总的来说题目很不错，一个小时的做题时间对大部分同学来说也刚刚好，是一次练手的好题目。
vivo作为2021校招提前批的先行者，率先在6月8号开启了第一枪笔试，据说vivo的芯片设计岗是第一年公开校招，工作地点为杭州。 一、单选题 1、下图为组合逻辑Y=f(x1,x2,x3,x4)的真值表，请根据真值表选择Y的逻辑表达式为
，蓝色的四个合并结果为
，所以最后的化简结果为
，
所以答案选择D
。
2、下面哪个不是循环关键字
A repeat
B forever
C fork D while
解析：
fork和join一般同时使用，在fork ... join中存在的语句是并行执行的。与之对应的是begin...end，在begin...end中存在的语句是顺序执行的。
所以答案选择C
。
3、netlist一般通过什么手段进行验证其正确性
A 随机验证 B RTL验证
C 形式验证 D 网表验证
解析：
一般通过形式验证+静态时序分析来验证网表的正确性。
形式验证是验证范畴，它是从功能上(STA是时序上)对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，它们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先 HDL描述的电路功能。形式验证工具有Synopsys的Formality。
StaticTiming Analysis(STA)，静态时序分析，也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation)。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。
所以答案选择C
。
4、下列功耗措施哪个可以降低峰值功耗
A 静态模块级Clock Gating
B Memory Shut Down
C Power Gating
D 大幅度提高HVT比例
解析：
首先峰值功耗是属于动态功耗中的短路功耗，即NMOS和PMOS同时导通所引起的峰值电流，最终带来的功耗。这个功耗和电源电压，时钟翻转率，以及峰值电流有关。
(1)从动、静态功耗的角度分析选择A
A选项显然降低时钟翻转率是降低的动态功耗，
所以A选项正确
。
B选项存储关闭。即不被访问的时候，关闭存储器，因而也是降低静态功耗。
C选项电源门控技术，即模块不工作的时候，关闭电源，模块睡眠，工作时候再启动电源，是降低静态功耗。
D选项即采用高阈值电压的晶体管，阈值电压增加的效果在于降低亚阈值漏电电流，因而降低静态功耗。
(2)从短路功耗公式分析选D
短路功耗公式为：Pshort = τAshortVdd = τAβ(Vdd-Vth)3 ，只跟Vth有关，而D选项中大幅提高HVT(High Voltage Value)带入短路功耗公式中会使短路功耗变小，从而降低动态功耗中的峰值功耗。所以D选项正确。
扩展：
LVT：低阈值这种库的漏电流较大，但是延迟较小。
SVT：标准阈值居于两者中间。
HVT：高阈值这种库的漏电流小，但是延迟大在关键路径上最好用LVT的库，考虑到降低功耗，最好用HVT的库。
5、以下Verilog运算符优先级由高到低正确的是
A !, &, ^, |, && B ^, !, &, |, &&
C !, |, &, &&, ^ D &, |, &&, ^, !
解析：
参考下图可以知道
答案选择A
。
二、多选题
18、对解决亚稳态问题有效果的方法是
A 用反应更快速的DFF
B 改善时钟质量，用边沿变化快速的时钟信号
C 降低时钟频率
D 引入同步机制，如加两级触发器
解析：
这四个选项都对解决亚稳态问题有效果，
所以全部正确的
。
19、如下verilog描述中哪个或者哪几个会生成寄存器？
A always@(clk)
reg_a <= reg_b;B always@(negedge clk)
reg_a<= reg_b;C always@(posedgeclk)
reg_a<= reg_b; D assign reg_a =reg_b; 解析： A选项中虽然也有clk，但是不是沿触发的，而是用always实现的组合逻辑。B、C毫无疑问，无论是上升沿触发还是下降沿触发都会产生寄存器，所以我们可以得出结论能不能生成寄存器的关键条件是always敏感列表中的触发条件。而D选项也没有什么疑问了，用assign实现的组合逻辑赋值。 所以答案选择B、C 。 20、Supposedly there is a combinationcircuit between two registers driven by a clock .what will you do if the delayof the combinational circuit is greater than clock signal A to reduce clock frequency B to increase clockfrequency C to make it pipelining D to make it multi_cycle 解析： 先翻译下这段英文，大概意思是：假设一个时钟驱动的两个寄存器之间有一个组合电路，如果组合电路的延迟大于时钟信号怎么办。再看四个选项的翻译：A 降低时钟频率；B 增加时钟频率；C 插入流水线设计；D 做multi_cycle约束。 在实际的工程中，经常会碰到数据被发起后，由于路径过长或者逻辑延迟过长要经过多个时钟周期才能到达捕获寄存器；又或者在数据发起的几个周期后，后续逻辑才能使用。组合电路的延迟大于时钟信号会导致不能每一拍都有结果，有可能会导致结果的混乱，为了让每一拍都尽可能采到结果可以选择降低时钟频率，也可以通过插入寄存器来降低两个寄存器之间组合逻辑的延迟。这时如果按照单周期路径进行时序检查，就会报出时序违规。所以我们在约束的时候需要设置多周期路径约束，即做multi_cycle约束。 所以答案选择A、C、D。 三、【简答】 21、解释setup和hold time violation ,并说明解决办法。 解析： setuptime violation为建立时间违例：即不满足时钟沿来到之前数据必须保持稳定的时间。hold time violation为保持时间违例：即不满足时钟沿来到之后数据必须保持稳定的时间。 关于解决时序违例的方法请参考：求职攻略|三步优化FPGA时序设计。 22、请描述如下代码，实现加法； C = A + B； A是21bit无符号数； B是18位有符号数； 如何实现才能保证正确得到一个不溢出的有符号数C； 解析：我们可以看到这是不等位宽无符号与有符号数的加法运算，需要将其位宽对补齐后运算，还要注意让C不能溢出。代码如下： 方法一： //---------------------------------------------- 01 module unsign_sign ( 02 input wire [ 20 : 0 ] A , 03 input wire signed [ 17 : 0 ] B , 04 05 output wire signed [ 22 : 0 ] C 06 ); 07 08 assign C = $signed ({ 1'b0 , A }) + $signed ({{ 4 { B [ 17 ]}}, B }); 09 10 endmodule //---------------------------------------------- 方法二： //---------------------------------------------- 01 module unsign_sign ( 02 input wire [ 20 : 0 ] A , 03 input wire signed [ 17 : 0 ] B , 04 05 output wire signed [ 22 : 0 ] C 06 ); 07 08 assign C = $signed ({ 1'b0 , A }) + B ; 09 10 endmodule//----------------------------------------------
大家可能会有疑问，说为什么需要做强制有符号类型的转换，我们应该明确一点：只要参与运算的式子里，有一个数是无符号的，整个式子就会按照无符号计算。上述的两种方法均经过ModelSim仿真验证了其正确性(需要注意的是仿真时A以Unsigned型格式显示，B、C以Decimal型格式显示，所有的值都会以二进制补码的形式呈现)。 23、请找出下面异步同步电路当中存在的问题并改正 reg reg_aa,reg_ab,reg_ac reg_ad; reg reg_ba,reg_bb; always@(posedge clk_a) reg_ab <= reg_aa; always@(posedge clk_a) reg_ad <= reg_ac; always@(posedge clk_b) reg_ba <= reg_ab & reg_ad; always@(posedge clk_b) reg_bb <= reg_ba; 解析： 我们细心观察可以发现该题的时钟有两个clk_a和clk_b，这显然是一种跨时钟域的问题，我们先找到跨时钟域的位置，发现从reg_ab & reg_ad开始进入了时钟域clk_b中，而用clk_b时钟来采集在clk_a时钟域下产生的reg_ab和 reg_ad数据在高速情况下肯定会大概率出现亚稳态现象。所以我们最好能让reg_ab & reg_ad在clk_a时钟下进行，然后将其相与后的reg_ba信号在clk_b时钟下打两拍(默认Tclk_a> Tclk_b)，然后再将打拍后的结果赋值给reg_bb即可。 当然有些同学会说，能不能先把reg_ab和 reg_ad各在clk_b下打两拍后再相与，虽然也可以，但是不如先在clk_a中相与后再在clk_b中打拍更方便。 24、下图中的电路，器件延时如图中标注，将框内电路作为一个寄存器，其有效setup time=()ns, hold time=()ns？
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