verilog 初始化_（HLS实现verilog）使用HLS实现m序列

整体的工程公开在这：

maxs-well/HLS4BPSK​github.com

本工程主要使用HLS实现m序列，文中将介绍HLS的使用和优化，HLS的C库文件的使用，HLS的单bit信号的实现，并最终生成IP核。

m序列的相关基础知识可以参考m序列的verilog实现以及使能信号解决跨时钟域问题。

初次自主使用HLS生成代码，学习HLS从简入深，这意味着我写的程序可能会有部分错误和不足，欢迎指出！

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HLS作为Xilinx推出的一款工具，旨在降低FPGA的使用难度和学习难度，能够更快地使用软件编程语言C/C++生成需要的verilog代码。

作为HLS初学者的我，通过C/C++生成m序列的verilog代码，下面跟着步骤一步步来吧。

使用HLS创建新的工程，参数设置如下：

图1 设置项目名称和存储路径

在图1填写项目名称和存储路径，然后一路'Next'，直到出现下图的设置；

图2 设置时钟周期和FPGA型号

如图2，设置工程的时钟周期和FPGA型号；

注意，可以将时钟周期设置的比实际用的周期要小，比如m序列实际使用的时钟周期为20ns，但在HLS中，时钟周期设为10ns，这样HLS生成的代码，时钟会有更高的冗余性，分析结果更为准确