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RSS订阅原创 信号完整性入门笔记二--（一些设计电路的问题）及PCB为什么要布线要短？
我以此博客来记录学习中所遇的问题并且总结解决这些问题的方法，现学识尚浅，希望同学们在评论中能积极指正错误，提出改进方法。一、上半年在实验室第一次真正意义上的设计电路（其实也是抄别人的原理图，但是毕竟是第一次，我还是很有成就感）并且画PCB板，下面是我实践中碰到的一些问题：1、我是基于购买的FPGA核心板设计的外扩板，由于FPGA的特殊性，大部分IO引脚可以随意分配，然后我基于此特性就没...
2020-10-09 21:39:58
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原创 “神经网络”如何实现智能
在了解神经网络之前，以辨别猫为例，我们先聊一下我们人类是如何实现智能的？我们是怎么学习知道这是一只猫的呢？还记得是三岁那年，你爸爸牵着你的手在街上走，突然跳出来一只生物（猫）吓了你一跳，你说：爸爸，这是啥呀？你爸开心的说：这是猫，小宝宝。后天，你爸爸又牵着你的手在街上走，突然跳出来...
2019-04-25 11:30:43
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原创 KEKR的机器学习笔记二———神经网络流程及如何矫正过拟合与欠拟合
矫正过拟合与欠拟合：过拟合：减少features,增大数据量，增加正则项欠拟合：增多features,减少正则项神经网络流程：先进行正向传播：得到每一层的权值 再进行反向传播：计算误差loss=(y-prediction),向后计算出每一层的cost fuction，用梯度下降等优化器去最小化cost fuction ...
2018-12-05 11:25:01
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原创 kerk的机器学习笔记
监督学习与无监督学习:监督学习是指我们给算法一个数据集，其中包含了正确答案（分类属于监督学习）。无监督学习不知道输入/输出是什么，只能将数据进行聚类。回归与分类：回归：结果是连续的分类：结果是离散的线性代价函数：梯度下降：学习率：特征缩放：使特征范围为（-1 ，1），原理等高图正规方程与梯度下降不同应用场景：正规方程应用于样本少于（10000），而梯度下降应...
2018-11-15 19:27:44
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原创 FPGA---------串口8位转32位收发数据
我们普通的串口收发是8位传输，加上起始位与停止位，一共十位，我为了能让串口一次性发送与接收32位数据，不过缺陷是只能发送32位、16位、8位、4位的数据(即4的倍数)：详细工程在我的CSDN下载资源中主要逻辑如下：接收模块RX主要控制逻辑：发送模块主要控制逻辑：功能实现：接收发送32位数据转载请注明出处...
2018-07-17 18:32:17
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原创 ZYNQ--从入门到起飞--AXI总线接口分析(LITE)
分析逻辑模块C_S_AXI_DATA_WIDTH表示数据总线的位宽C_S_AXI_ADDR_WIDTH表示数据地址的位宽Users to add parameters here:表示在这里添加用户参数//input wire S_AXI_ACLK ：表示总线时钟//input wire S_AXI_ARESETN：系统复位信号，低电平有效//input wire [C_S_AXI_ADDR_WID...
2018-07-15 08:58:20
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原创 unable to connect problems , you have held broken packages 二条解决方法
问题一： but it is not going to stalled 说明没被安装，安装即可，例上图解决方法为apt-get installl cpp:i386apt-get install gcc-4.8:i386问题二：为软件版本不满足，更新又说是最新版本，就rm 重新下载大家在解决问题的时候要注意看错误英文，尝试翻译即可解决...
2018-07-10 15:49:13
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原创 FPGA-----RTL模块基础概念（例解：异步复位、同步释放）
FPGA设计可以包括为RTC模块设计与组合模块设计，RTC模块又是FPGA设计中的主要难题。RTC的英文全称是Real-Time Clock,翻译过来是实时时钟芯片。RTC是PC主板上的晶振及相关电路组成的时钟电路的生成脉冲，系统时钟每一个cpu周期加一，每次系统时钟在系统初起时通过RTC初始化。...
2018-06-08 09:07:43
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空空如也
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