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RSS订阅转载 Verilog门级建模
门级建模就是将逻辑电路图用HDL规定的文本语言表示出来，即调用Verilog语言中内置的基本门级元件描述逻辑图中的元件以及元件之间的连接关系。Verilog语言内置了12个基本门级元件模型，如下表所示。门级元件的输出、输入必须为线网类型的变量。 1.多输入门and、nand、or、nor、xor和xnor是具有多个输入的逻辑门，它们的共同特点是：只允许有一个输出，但可以有多个输入。and的一般调用格式为：and A1(out, in1, in2, in3);其中，调用名A1可以省略。nand、
2020-12-25 10:24:53
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原创 FPGA检测不到开发板问题
vivado检测不到开发板问题我们在使用vivado平台进行FPGA工程开发的时候，往往会遇到这样的情况：明明我们的FPGA电路板和我们的计算机之间的物理链接没有任何问题，但是vivado就是识别不到我们的开发板。这个时候很有可能是vivado软件安装时候自带的一个驱动文件install_digilent.exe 没有安装成功，或者安装成功但是又被其它的第三方电脑管理软件错误卸载了。这个时候我们只需要到自己计算机vivado软件安装路径文件里边把install_digilent.exe文件重新安装一次即可
2020-12-13 19:04:04
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空空如也
空空如也
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