FPGA
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你熊哥
不耻下问,真心帮助他人
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ZYNQ AXI GPIO
系统框图原创 2021-06-06 11:07:59 · 262 阅读 · 0 评论 -
基于FPGA和STM32的雷尼绍光栅尺读数头正交编码器数据解析
//正交编码器,雷尼绍正交光栅编码器接口。//可以滤除信号抖动module test_code(osc, quadA, quadB);input osc, quadA, quadB;reg [2:0] quadA_delayed, quadB_delayed;reg A,B,DIR;reg [31:0] position;wire [31:0] position_w;assign position_w = position;always @(posedge osc) qu...原创 2021-03-03 16:27:48 · 3404 阅读 · 11 评论 -
Cadence与Vivado联合检查原理图IO分配
链接:http://m.elecfans.com/article/801903.html转载 2019-05-09 09:19:27 · 2648 阅读 · 0 评论 -
vivado创建ip
强大的Vivado IP工具——自定义IP的使用首先,要指出,本文不描述任何IP的功能与使用。在开发一个大型FPGA项目时,多人协作是必不可少的。这个时候,如何提交设计给负责集成的人,是项目开发中最关键的问题之一。常用的一个方法是,提交网表。网表的提交可以算是相当方便的操作了,这在ISE的时期还体会不到,但到了Vivado中,正如amazingicecream在博文htt...转载 2019-06-15 13:31:53 · 3641 阅读 · 0 评论