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数字IC前端
文章平均质量分 51
如筏喻者
这个作者很懒,什么都没留下…
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数字电路优化设计:如何降低面积和功耗?如何优化电路时序
1、如何降低功耗****?****(1) 优化方向:组合逻辑+时序逻辑+存储(2) 组合逻辑:(a)通过算法优化的方式减少门电路(b)模块复用、资源共享(3) 时序逻辑:(a)尽量减少无用的register:算法优化、模块复用(b)非功能性的register不使用带复位reg:数据打拍(4) 存储:RAM(a)拆分RAM---------降低功耗(b)加大位宽降低访问频率-----------选用低主频高密度RAM—节约面积(c)多端口RAM替转载 2022-03-01 10:39:50 · 2049 阅读 · 0 评论 -
IC设计:verilog 定位手段
1、Verilog添加定位手段的重要性?Verilog定位手段能够达到以下效果:方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。2、添加定位手段的时间?代码中 verilog添加定位手段会增加逻辑资源和面积,所以原则上是越早越好,否则在项目后期布局布线等已经规划好的情况下,会对后端团队造成很大的困扰,导致项目延期。模块代码基本定型后,需要立即添加定位手段FPGA版本出来后,验证功能和性能时,将之前忽略的定位点添加上。3、常见的定位手段有哪些?3.1 重要信号可转载 2022-03-01 10:34:04 · 244 阅读 · 0 评论 -
IC设计基础001:寄存器读写,读清是如何实现的
1、Soc读写是如何实现的?读有效: mem_rd 读写地址:mem_rw_addr, 读取的数据mem_rd_dat, 读取数据有效:mem_rd_datvld, 写有效 mem_wr, 写数据mem_wr_dat2、读清是如何实现的?代码中data_err_dy实现了读清功能,data_err:1表示有效,存在错误数据,在mem总线读取之前,data_err_dy一直保持为1,mem总线读取后,将data_err_dy清零。module soc_mem_wr ( inpu转载 2022-03-01 10:32:33 · 1483 阅读 · 0 评论 -
同源时钟、同相位时钟、同时钟域时钟
同源时钟、同相位时钟、同时钟域**1、**什么是同相位时钟同相位时钟可以频率不同,但是时钟跳变沿是对齐的。如图所示,clk0为慢时钟,clk1为快时钟,clk0的时钟沿始终与clk1的时钟沿对齐,两个时钟相位相同。**2、**同源时钟同源时钟,通常由一个PLL或者DLL产生,相位不需要相同,只要求相位固定。**3、**同时钟域时钟同时钟域的时钟既是同源时钟,还要求相位相同并且频率相同,通常是同一个PLL产生的频率相同相位相同的时钟,PLL能够保证两个时钟在不同的情况下(如温度不同)的偏差在精度转载 2022-03-01 10:22:04 · 1261 阅读 · 0 评论 -
跨时钟设计000-----整体介绍
**1、**单bit信号1) 电平信号:采用两级寄存器同步,7nm工艺常用三级同步寄存器同步2/3级同步器采用定制的寄存器模块,寄存器之间的延时很低,有效降低了亚稳态传播概率。2) 脉冲信号:单周期脉冲信号采用脉冲同步器,首先确保源时钟的单周期脉冲能被目的时钟采道,目的时钟进行采样后经过组合逻辑产生目的时钟域的单脉冲。缺点:两次脉冲间隔必须大于同步所需时间,否则会有脉冲无法采样。a. 快时钟采样慢时钟:时钟频率相差近较大则不用扩展,快时钟采用后经过组合逻辑产生.转载 2022-03-01 10:17:37 · 106 阅读 · 0 评论