CHu_anZi-CSDN博客

原创 Ansible实现自动部署简述

一、操作过程（以JDK安装部署过程为例）： 1、服务器准备：为受管服务器配置公钥进行连接安装命令： yum -y install epel-release yum -y install ansible主机需安装ansible 生成公钥： ssh-keygen -t rsa -P "" 复制公钥到受管服务器： ssh-copy-id -i /root/.ss...

2021-03-23 16:52:23 538 1

原创基于FPGA的多路TS流复用

一、一些基本概念1.数据流的分类：数据流主要分为以下三种①ES流（elementary stream）：基本码流。包含视频、音频或数据的连续码流，为音视频层的负载单元（音视频采集编码后等待打包的单元）。可以是视频一帧。②PES流（packet ES）：打包后的基本码流。将ES流根据需要分成长度不等的数据包并加上包头，为视频编码层之上的单元。在PS流中PES最大为65535B，分包存储界...

2019-03-09 16:54:59 1606

原创图像识别入门概述

一、基本概念与原理1.图像的组成：指的是图像的光学组成概念。图像是由很多具备色彩种类、亮度等级信息的基本像素点组成的，是二维图像用有限数字数值像素的表示。而数字图像又称为数码图像、数位图像。2.基本过程：图像识别通常有轮廓识别、特征识别、色彩识别、物体识别等，其中轮廓识别是重中之重。而图像识别的基本流程为：信息获取图像采集->图像预处理得到特征数据->训练过程->识别...

2018-10-08 17:04:29 22596

原创 nios-spi进阶实验：SPI环路用NIOS处理器生成激励数据发送、接收并验证

实验要求：本次实验是在上一次spi自环和nios软核练习实验基础上的进阶实验。在nios软核和de0开发板之间建立spi通讯自环，用NIOS处理器生成激励数据（发送），并且用NIOS处理器读取结果数据（接收），每次发送一个数据同时接受一个数据，用软件进行验证读写是否正确。实验的核心思想与主要问题：本次实验的核心思想与大体架构并不复杂。只要使用nios软核充当master部分，并用IDE为nios...

2018-05-08 16:52:57 1088

原创 spi实验：接收电路与发送电路的自环测试

SPI简介：SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线。SPI 规定了两个 SPI 设备之间通信必须由主设备 (Master) 来控制次设备 (Slave). 一个 Master 设备可以通过提供 Clock 以及对 Slave 设备进行片选 (Slave S...

2018-02-11 15:44:21 5070 1

原创 NiosII实验：循环点亮DE0开发板的LED灯

NIOSⅡ简介：前不久，Altera正式推出了NiosII系列32位RSIC嵌入式处理器。NiosII系列软核处理器是Altera的第二代FPGA嵌入式处理器，其性能超过200DMIPS，在AlteraFPGA中实现仅需35美分。Altera的Stratix、StratixGX、StratixII和Cyclone系列FPGA全面支持NiosII处理器，以后推出的FPGA器件也将支持NiosII。...

2018-02-11 14:57:06 1987 2

原创基于FPGA的数字计数器

实验总体流程：1编译代码或拼图2编译仿真3“pins”编译管脚（对照使用手册）4“device”选择芯片和服务（EPCS4；EP3C16F484）5再编译6 tools->program 下载编译文件 STEP1：本实验要求设计一个精度为1/100秒，范围0～99.99秒的计时器，四个LED数码管显示，使用2个按键控制计时的启动、暂停、清零。1.先new一个

2018-01-14 19:40:07 14929

原创 Verilog RTL 代码设计新手上路

1. 做一个4选1的mux，并且进行波形仿真和2选1的mux对比，观察资源消耗的变化：实验分析：4选1的mux实际上就是在2选1的mux上进行拓展，选用2位的控制信号控制4位输入信号的选择输出实验代码设计如下：RTL视图如下：波形仿真结果如下：资源消耗变化如下：4选1的mux2选1的mux2. 编写一个4X4路交叉开关的RT

2017-12-09 18:02:45 25312

原创初识FPGA及三个简单仿真实验报告

一、初识FPGA1．基本概念：1.1 FPGA与ASIC不同，ASIC是定制IC，内部功能固话，FPGA是可编程器件；FPGA具有可重配置性、适用于小型项目，ASIC适用于大型项目1.2 FPGA与CPLD不同，CPLD基于ROM结构，下电后代码不会丢失，FPGA基于RAM结构，下电后代码丢失，所以一般配有一个配置ROM；FPGA硬件设计相对复杂，内部逻辑门更大更广，适用于更复杂

2017-11-14 12:03:21 5856

chu_anzi的博客