- 博客(3)
- 收藏
- 关注
RSS订阅转载 【转】【时序电路——DFF再理解】
DFF捕获时钟上升沿的D端数据，并在Q端输出，一直维持到下一时钟上升沿到来之前。在此期间，D端的数据变化不会直接影响到Q端的输出。
2022-09-01 11:23:47
1960
原创 跨时钟域设计
写在之前在理解跨时钟域设计之前，首先需要明确跨时钟域设计是为了解决什么问题而存在——答案是亚稳态。亚稳态是普遍存在于异步设计中的一个现象。在异步设计中，发射时钟和捕获时钟之间的频率、相位关系无一是确定的，数据到达捕获触发器D端的时间极有可能不满足捕获触发器的建立时间或保持时间要求。因此，捕获触发器Q端的数据是不稳定的，极有可能处于亚稳态。为了解决Q端数据亚稳态的问题，就需要探讨跨时钟域设计。控制信号的跨时钟域传输这里的控制信号指的是单比特信号，区别于数据信号也就是多比特信号的跨时钟传输。控制信号跨
2021-10-25 17:12:59
321
原创 实现一个简单的异步FIFO
UVM小试牛刀搭建环境前的准备工作新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入搭建环境前的准备工作在搭建环境之前，先对第三方VIP进行了一些处理。第三方VIP内的env（包括）及以上层次的文件，均不采用。这些文件在U
2021-08-29 14:34:48
144
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人