ICer消食片-CSDN博客

原创入行数字IC验证后会做些什么？

芯片验证工程师一年内可能接触的内容。

2022-06-28 23:02:27 574 1

原创《The UVM Primer》chapter6: Polymorphism

多态这个词源于面向对象的类是从其他类里继承。一个正方形就是一个长方形，一个平行四边形，一个梯形，一个多边形。这就让人要发问了："我声明了一个多边形类型的变量, 然后例化了一个正方形对象，那我可以用这个多边形变量来存放正方形对象吗?" 答案是肯定的，这种语言特性叫做多态。我们有一个 animal 基类和两个基类的继承类 lion 和 chicken。所有的动物类都有一个数据成员 age和一个方法 make_sound( )。这个方法将动物的叫声打印到屏幕上。lion 从 animal 里继承.

2022-04-16 23:06:46 141

原创《The UVM Primer》——chapter5: Classes and Extension

结构体开始考虑两个用来保存几何形状数据的结构体：长方形和正方形。我们使用以下信息来存储和打印有关这些形状的信息：用 rectangle_struct 和 square_struct 来定义变量，然后用这些变量来保存大小并计算面积。typedefstruct { int length; int width;} rectangle_struct;typedefstruct { int side;} square_st

2022-04-10 23:10:13 249

原创 SoC Verification Flow

本文将简要介绍SoC验证流程，具体步骤如下：

2022-04-09 14:35:14 5419

原创浅谈VCS的两种仿真flow

几乎所有的芯片设计、芯片验证工程师，每天都在和VCS打交道，但是由于验证环境的统一化管理，一般将不同的编译仿真选项集成在一个文件里，只需要一两个人维护即可。所以大部分人比较少有机会去深入地学习VCS的仿真flow。基于此，本文将介绍VCS仿真的两种flow，概述这两种flow分别做了哪些事！

2022-03-05 14:48:12 1432

原创《The UVM Primer》——chapter4: Object-Oriented Programming (OOP)

SystemVerilog是一种在现代集成电路设计和验证流程中，由Verilog发展而来的硬件描述和硬件验证相互结合的语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷，改善了代码可重用性，同时可以让验证工程师在比寄存器传输更高的抽象级别，以transaction而非单个信号作为监测对象，这都大大提高了验证平台搭建的效率。SystemVerilog 3.0（最初的版本是 3.0，因

2022-02-20 13:39:30 120

原创《The UVM Primer》——chapter3: Interface and BFM

在上一章中，我们创建了一个比较合理的验证平台，具有以下几个特点：功能覆盖率自检功能带约束的随机激励但是这个验证平台将所有模块文件都放在了一个文件里，这使得后期的修改、重用和debug都变得非常的困难。随着后期项目和设计的复杂演化，验证平台也将变得越来越弱，这是一个巨大的缺陷。等到了项目的后期，甚至一个小小的改动都将导致验证平台的崩溃。这样的验证平台也无法用于下一个设计里。因此需要使用一种标准化方法来创建模块化的验证平台，每次加入新代码后，其功能就更强大，也可以很容易

2022-02-19 22:55:58 628

原创 vim超实用指南收藏这一篇就够了

vim是一个Unix文本编辑器，它以快速高效而闻名，是在终端中运行的小应用程序（当然也有图形界面），它最主要的特点是完全可以通过键盘控制，而不需要菜单栏或鼠标。例如，将文本插入到文件中，按i键并输入。浏览文本或输入命令，在键盘上按Esc，然后按下对应的任何键或组合键。对于大多数人来说，是一种非常不寻常的文本编辑方式，但这是基于Linux环境工作的开发者编辑配置文件、更改脚本、编写代码等操作的主流方式。本文将介绍一些必要的基本命令，以供大家很快很容易地掌握vim编辑器。建议初学者在使用中进行学习，而不

2022-02-15 14:27:32 3233

原创《The UVM Primer》——Chapter2: A Conventional Testbench for the TinyALU

在搭建UVM验证环境之前，我们先从SystemVerilog验证平台开始，随后一步一步地过渡到完整的UVM验证平台。TinyALU对验证平台的需求如下：全面测试 TinyALU 的功能仿真RTL的每一行代码和通过这些行代码的路径因此我们要创建需要覆盖的内容，随后创建验证平台去覆盖代码。并且创建自检的验证平台，这样跑回归时就不需要手动检查了。TinyALU的功能覆盖率模型我们使用 SystemVerilog 的 covergroup 来实现（具体可以参考绿皮书SystemVerilog

2022-02-14 17:18:32 410

原创《The UVM Primer》——Chapter1: Introduction and DUT

1. 引言《The UVM Primer》是一本UVM 的入门书籍，由Ray Salemi编写出版，并且是免费开源的项目，代码可以在GitHub上下载。这本书只有一百多页的篇幅，围绕TinyALU进行一步步的深入学习，非常适合初学UVM的新手。当然也需要有SystemVerilog的相关基础。本书的UVM需要了解以下几个基本概念： SystemVerilog 的面向对象OOP 动态生成的对象，可在不重新编译的情况下指定tests和testbench架构由 Agen..

2022-02-05 10:40:38 916

原创芯片验证需要围绕DUT做什么？

TestBench即测试平台，是为了检验待测设计（design under test，DUT）而搭建的验证环境。有了这个环境，我们就可以对DUT输入定向或随机的激励，以保证DUT的正确性。故验证要做的事分为以下几步：1、生成各种各样的输入激励2、将输入激励传递到DUT上3、DUT响应输入激励并输出4、检查输出与预期结果差异5、发现功能错误后修改DUT6、重复上述步骤收集覆盖率做个不太恰当的比喻，testbench就像一个书桌，你买来了一个键盘（DUT），你想要验证它是不是正常工作，你就开始敲键

2022-01-16 10:30:12 5291

原创 IC打工人最常用的20个Linux命令

IC打工人最常用的20个Linux命令

2022-01-10 23:47:27 615

原创通过一个简单的testbench来初识SystemVerilog

硬件描述语言（Hardware Description Language， HDL）是用于描述硬件行为的语言，可以在寄存器传输级、行为级、逻辑门级等对数字电路系统进行描述。为了验证HDL中的硬件描述是否正确，我们需要搭建一个testbench，来验证RTL代码是否正确无误。因此诞生这种具有更多功能的验证语言SystemVerilog。SystemVerilog是Verilog的扩展，可以完全兼容Verilog。它具有面向对象的特性，同时还具有随机化、约束和功能覆盖率等特性。提供了DPI接口，可以把C/C+

2022-01-06 16:43:11 820

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