NovaWay

在使用debussy进行与modelsim的联合仿真时，运行脚本后没有生成*.fsdb文件；并报警如下system task or function fsdbdumpvars is not defined;system task or function fsdbdumpfile is not defined;通过查modelsim和debussy联合仿真配置发现路径没有配置，配置路径后解决。新建环境变量：PLIOBJS = D:\Novas\Debussy\share\PLI\modelsim_p

在使用vivado进行开发的过程中，遇到系统报错如下[filemgmt 56-313] Exception caught in getCurrentGraph(): bad allocatio在address editor中发现有IP的地址并没有分配，点击右键也不会出现assign address的选项，所以推测是时钟域的问题，后来经过查看block designs，发现该IP连接AXI的时钟使用错了。更改连线之后解决。...

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets cmos_pclk_0_IBUF]在写ov5640驱动并编译时，遇到了这个问题。最后查到，pclk使用的是普通IO，每次编译都会报错，可以根据error中的提示在.xdc文件中增加一行set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets cmos_pclk_0_IBUF]问题解决...

该

**最近搞到一本Altera合集，其中包括Quartus II Handbook(13.0)Nios II Processor Reference HandbookNios II Software Developer’s HandbookEmbedded Peripheral IP User GuideCyclone IV Device Handbook-FPGAAvalon Interface Specification.可以关注EE二三事，发送Altera合集即可获得链接总共3397页

本文参考了《VHDL数字电路设计教程》第三章与Verilog不同的是，在VHDL中端口需要进行属性的定义，而这些属性在某些库里。有std,work这种不需要在模块中引用的默认库，也有需要在模块中声明的ieee库。库中包集所定义的数据类型有很多，譬如std库standard包集中定义了位（BIT），布尔（BOOLEAN），整数（INTEGER）和实数（REAL）数据类型ieee库的std_logic_1164有STD_LOGIC和STD_ULOGIC数据类型。书中还提到了一些包集详细描述，请参见Pa

最近在看axi_dynclk ip和rgb2dvi ip，由于这俩IP里的文件大部分都是VHDL来写的，所以掏出了一本书《VHDL数字电路设计教程》，准备来学一下。顺便做一些笔记。同时和VerilogHDL偶尔进行一些比较。首先书中给出了一段全加器的VHDL代码ENTITY full_adder ISPORT(a,b,cin : IN BIT; s,cout : OUT BIT);END full_adder;ARCHITECTURE dataflow OF full_adder IS

目录写在前面的话1.OBUFDS写在前面的话最近在写hdmi的驱动中，通过看源代码发现了几处需要用到原语的地方。故下载了手册进行了解。参考手册为ug768《7 series_hdl》，为了便于查询，会总结一下日常中遇到的原语及相关用法。其实可以直接查原手册，我起到的作用只是一个搬运工+翻译官1.OBUFDS为一个差分信号输出的buffer，如图该元件是一个单一输出的buffer，支持LVDS(low-voltage,differential signaling)，有一个输入，两个输出O和OB，