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原创 求教前辈们一个verilog程序中的error
有前辈帮我解决一下问题吗,verilog语言写的一个带进位和借位输出的2位二进制可逆计数器,编译出来有error,但是实在不知道为什么错,希望有前辈找一下瑕疵。下面是代码,加粗有下划线的语句的modelsim给出的错误的地方。。。 module counter(clk,En,q,r,co,d,s); input clk,En,r,s; input[1:0] d; output[1:0] q; re...
2018-04-22 19:50:13 220
空空如也
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