数字电路
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原月
这个作者很懒,什么都没留下…
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备战秋招之Verilog分频器代码
一、偶数分频器100Mhz二分频后为50Mhz. 偶数分频实现比较简单,假设为N(偶数)分频,只需计数到N/2 -1 然后时钟翻转,计数器清零。Example使用Verilog语言设计4分频电路。module divide_2(input clk,input rst_n,output reg out_clk);parameter N = 4; //N为偶数 reg [N/2-1:0] cnt;always @ (posedge clk or n...原创 2020-08-02 11:50:09 · 8937 阅读 · 1 评论 -
备战秋招之Verilog序列检测器代码
检测10010序列module dec(input data,clk,rat_n,output reg result);reg [4:0] curr_st,next_st;parameter S_IDLE = 5'b00000;parameter S1 = 5'b00001;parameter S10 = 5'b00010;parameter S100 = 5'b00100;parameter S1001 = 5'b01000;原创 2020-07-31 16:52:25 · 604 阅读 · 0 评论 -
数电之常用公式
(A+B)' = A'B' (AB)' = A'+B'A+B = (A'B')'A⊕B = ((A(AB)')'(B(AB)')')'原创 2020-07-31 15:18:21 · 7651 阅读 · 0 评论 -
数电之半加器全加器
一、半加器将两个1位二进制数相加,称为半加。真值表跟据真值表写出方程:根据表达式画出逻辑图如果是用与非门搭电路 则将表达式化为与非形式S=A'B+AB'=(A'B+AB')''=(A'B)'(AB')' (非门可以将与非门的两个输入端连接)二、全加器在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加,所用的电路称为全加器。真值表表达式:S=A'...原创 2020-07-31 14:37:41 · 10147 阅读 · 1 评论 -
数电之卡诺图化简
1.最小项在n变量逻辑函数中,若m为包含n个因子的乘积项,而且这n个变量均以原变量和反变量的形式在m中出现一次,则称m为改组变量的最小项2.逻辑函数的最小项之和形式首先将给定的逻辑函数式化为若干乘积项之和的形式(亦称“积之和”形式),然后再利用公式A+A'=1将每个乘积项中缺少的因子补全,这样就可以将与或的形式化为最小项之和的形式例如:3.逻辑函数形式的变换将与或转换为与非形式Y=AC+BC'化为:Y=((AC+BC')')'=((AC)'(BC')')'..原创 2020-07-30 15:16:54 · 5618 阅读 · 0 评论 -
备战秋招之数电模电知识点
题型总结(一)数电基本概念类:同步逻辑和异步逻辑(1)同步电路和异步电路(1)同步复位和异步复位(8 52)建立时间和保持时间(1)摩尔型状态机和米勒型状态机(8)阻塞赋值和非阻塞赋值(62)亚稳态(1 13)竞争冒险(7 29)触发器锁存器和寄存器(49)D触发器和D锁存器的区别(49)异步信号如何同步(3)多时域设计中,如何处理信号跨时域(8 53)如何同步时序电路的延迟(4)动态时序模拟和静态时序模拟的优缺点(9 55)SRAM.原创 2020-07-29 15:19:24 · 2283 阅读 · 0 评论 -
备战秋招之Verilog状态机代码
状态机分为摩尔状态机:组合逻辑的输出只取决于当前状态米勒状态机:组合逻辑的输出不仅取决于当前状态,还取决于输入状态三段式状态机的基本格式是:第一个Always语句实现同步状态跳转(基本是固定的模板)第二个Always语句采用组合逻辑判断状态转移条件(根据状态转移图写)第三个Always语句描述状态输出(可以采用组合逻辑输出,也可以时序电路时输出)Example:1.设计一个自动售饮料的逻辑电路。它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角后给出饮料,投入两元硬币.原创 2020-07-27 09:42:15 · 2288 阅读 · 0 评论