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FPGA learining
文章平均质量分 61
FPGA学习及项目总结
远行者223
这个作者很懒,什么都没留下…
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FPGA底层架构——FPGA六大组成部分
FPGA的IOB是输入/输出块(Input/Output Block)的简称,它是FPGA内部实现复杂逻辑的关键部分,负责处理输入输出信号。IOB内部包含了一系列的逻辑单元,用以完成信号的缓冲、驱动、映射等功能。在FPGA中,CLB是实现逻辑功能的基本单元,一个CLB由2个slice组成,slice可以分成以下的两类:SliceM(Memory)和SliceL(Logic)。通过 FPGA 芯片提供的DCM 功能, 可灵活地控制时钟频率、相位转换和时钟脉冲相位差。1个进位链(Carry Chain)原创 2024-04-20 19:21:00 · 1680 阅读 · 0 评论 -
FPGA时序分析
FPGA中亚稳态【Tsu建立时间】【Th保持时间】【Tmet决断时间】【recovery恢复时间】【removal移除时间】CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay】原创 2024-04-10 20:21:29 · 187 阅读 · 0 评论 -
verilog编程小题
分频——(难点:奇数、小数分频)原创 2024-04-13 17:37:15 · 201 阅读 · 1 评论 -
FPGA设计流程及启动方式
第2步就是PL的配置,也就是传统的 FPGA 下载 bit 流的过程,但要注意的是,在 Zynq 的非 JTAG 模式下,PL 是无法直接自行配置的。SSBL 在 Zynq 的启动过程中是可选的一个阶段,就像所提到的点亮 LED 实验,包括一些其他的比较小型的程序,如果不需要用到操作系统的话,那么 Zynq 的启动流程到 FSBL 阶段就足够了。不同于普通FPGA,zynq的启动是以ARM主导的,包括FPGA程序的加载,Zynq 的具体启动配置是分级进行的,一共可以分为3个阶段。完成 PS 的初始化。原创 2024-04-18 21:12:39 · 887 阅读 · 1 评论 -
存储器相关问题
存储器各类型原创 2024-04-10 15:47:24 · 207 阅读 · 1 评论 -
VS code无法自动调用iverilog 检错问题
VS code无法自动调用iverilog 检错问题原创 2022-11-11 09:29:45 · 1439 阅读 · 4 评论