Verilog 语法中自己忽略的用法。
assign out_and = & in;
assign out_and = in[3] & in[2] & in[1] & in[0];
上面第一个语句使用了缩减运算符的语法,和将位展开的写法相同,但更加简便。
2020-11-21
最新推荐文章于 2022-11-20 15:26:36 发布
Verilog 语法中自己忽略的用法。
assign out_and = & in;
assign out_and = in[3] & in[2] & in[1] & in[0];
上面第一个语句使用了缩减运算符的语法,和将位展开的写法相同,但更加简便。