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原创 Verilog 语法
在描述模块功能时,input相当于芯片的引脚,外界给什么就接收什么,所以input只能为wire型;同理inout只能为wire型。在例化模块时,被例化模块的inout作为模块的激励,外界想输入什么就输入什么,被例化模块的input可以为wire或者reg型;在例化模块时,被例化模块的input可以为wire或者reg型,output只能为wire型,inout只能为wire型。在描述模块功能时,input只能为wire型,output可以为wire或者reg型,inout只能为wire型;
2023-09-15 17:19:06
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空空如也
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