FPGA
岁月传奇
这个作者很懒,什么都没留下…
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【转】致青春 FROM:一只嵌入式行业摸爬滚打数十载的老鸟
致青春 FROM:一只嵌入式行业摸爬滚打数十载的老鸟 时间:2018-03-22 来源:互联网 作者: 标签:工程师 嵌入式 FPGA 作为一名在嵌入式行业摸爬滚打许久的老鸟,回想自己的经历之路,那么漫长可又仿佛近在眼前。——此文仅献给那些刚刚踏上硬件之路和还在徘徊的同学们,在此我简要的记录了我的学习经历和其间自己所获的一些心得,以帮助初学者少走弯路。当然,如果你觉得深有感触的话,这边...转载 2018-07-26 10:01:27 · 575 阅读 · 0 评论 -
FPGA高速采集设计方案
https://blog.csdn.net/beifx/article/details/52745979 其实基于FPGA的高速信号采集几乎都是相同的设计原理。就是先ADC采样信号,将模拟信号转换为数字信号,然后交由FPGA。而此时的FPGA需要写3个IP模块:IP核1、控制ADC自动高速转换的状态机。其作用是实现高速100M的信号采样,就是一个循环的时序控制,让ADC转换一次完成之后由FP...转载 2018-08-03 19:29:44 · 6421 阅读 · 0 评论 -
verilog中参数传递与参数定义中#的作用
[转]verilog中参数传递与参数定义中#的作用 https://www.cnblogs.com/uiojhi/p/7844879.html 一、module内部有效的定义 用parameter来定义一个标志符代表一个常量,称作符号常量,他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字,在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经...转载 2018-09-05 14:44:16 · 10955 阅读 · 0 评论 -
Quartus II警告及原因
Quartus II警告及原因 http://home.eeworld.com.cn/home.php?mod=space&uid=271163&do=blog&id=75012 1、Warning (10227): Verilog HDL Port Declaration warning at PRESS_MODELE.v(29): data type declara...转载 2018-09-06 20:30:32 · 3558 阅读 · 0 评论