计算机组成原理易错知识点整理

计组

第一，二章

1.冯·诺依曼计算机由运算器、控制器、存储器、输入设备、输出设备五大部件构成。 原理：按地址访问指令，并顺序执行。

2.ALU（算术逻辑单元）CU（控制单元）是 CPU 的核心部件。 一个存储单元可存储一串二进制代码，称这串二进制代码为一个存储字，这串二进制代码的 位数称为存储字长。 Ad(IR)→MAR。

PC和MAR的位数相同

3.衡量计算机运算速度 MIPS（百万条指令每秒）CPI（执行一条指令所需周期数，即主频的倒 数）FLOPS（浮点运算次数每秒）

4.翻译程序（高级语言变为机器语言）包括编译（一次性全转）和解释（一条一条转）

5.存储元件：用来存放一位二进制信息，存储单元由若干存储元件组成，存储单元构成存储体，存储单元中存一个存储字，存储单元中的二进制代码位数为存储字长。

6.主机：由 CPU、存储器与 I/O 接口合在一起构成的处理系统称为主机。 CPU：中央处理器，是计算机的核心部件，由运算器和控制器构成。 运算器：计算机中完成运算功能的部件，由 ALU 和寄存器构成。 ALU：算术逻辑运算单元，负责执行各种算术运算和逻辑运算。

补：区分指令和数据，ALU是不能存放运算结果的ACC可以

第三章——总线

1.总线按连接部件不同分为：片内总线、系统总线、通信总线。 系统总线按传输信息不同分为：数据总线（双向，其位数与机器字长和存储字长有关，总线 宽度）、地址总线（由 CPU 输出，单向）、控制总线。 总线控制主要包括总线判优控制和通信控制。 总线判优控制可分为集中式和分布式，集中控制优先权仲裁方式有链式查询(BS BR BG)、计 数器定时查询(BS BR，设备地址线)、独立请求(BR BG) BS 总线忙 BG 总线同意 BR 总线请求。

​ 总线复用：不同信号分时使用同一组总线

2.总线周期：a、申请分配阶段 b、寻址阶段 c、传数阶段 d、结束阶段

3.方式：同步通信、异步通信（不互锁、半互锁、全互锁）、半同步通信（增设“等待”WAIT响应信 号线）、分离通信 异步串行传送在起始位之后传输的是数据位的最低位。

4.波特率：单位时间内传送的二进制数据的位数，单位 bps（位/秒）。 比特率：只考虑有效数据位，单位与波特率相同。

5.增加总线带宽：提高时钟频率，增加数据线 宽度，拆分总线事务，允许大数据快传输，不复用

6.总线特性：机械，电气，功能，时间（总线什么时候有效）总线标准：PCI ISA EISA AGP USB（串行）

补：总线判优

第四章——存储

1.提高存储器带宽方法：缩短存储周期、增加存储字长、增加存储体（单体多字、多提并行（顺 序存储（高位交叉编址）、交叉存储（低位交叉编址））

​ 存储方法：顺序/直接/随机/关联存取(顺序/直接/随机—按地址关联—数据(快)速度快，容量小，成本高)

交叉存储的时间有点像流水线的时间计算方式，顺序就正常算

2.DRAM（电容，做内存，集成度高，引脚少功耗小）集中刷新有死区，分散无，异步要求2ms内刷新一次，SRAM（触发器，cache），刷新过程对CPU透明按行刷新

3.PROM EOPROM EEPROM FLASH (eeprom也是eprom的一种)

4.提高访存速度：采用高速器件（存储周期短的芯片），采用cache，调整主存结构（单体多字，多体并行）

5.磁道是密度不同的同心圆，存储数据量相同。磁表面存储器的记录方式分为归零和不归零，调相，调频。 盘片（磁道（扇段又叫记录块）））

​ 磁盘转速不影响查找时间，平均等待时间为一转时间的一半，磁盘数据传输率=转速x每条磁道容量

6.奇偶校验码，海明码（D7 D6…D0 ， S1S2S3S4=几就是第几位错了从左往右数)，循环冗余码（余数为几就是从右往左数第几位错了）

7.通用寄存器是存取时间最快的， 主存和缓存之间的数据由硬件实现，主存与辅存由硬件和操作系统实现。

8.映射：直接（主存字块标记 cache号 字块内 地址） 全相联（主存块号 字块内地址） 组相联 字块内地址就是一块cache有多少字节（按字节寻址）cache就是有多少块，剩一个用总（看主存容量多少B）的减

9.命中率，效率=t（cache）/平均访问时间 速度提高了多少倍=无cache的t/有cache

10.主存储器的性能指标有哪些？含义是什么？

​ 主存储器的性能指标有存储容量、存取时间、存储周期和存储器带宽。 在一个存储器中可以容纳的存储单元总数通常称为该存储器的存储容量。 存取时间又称存储器访问时间，是指从启动一次存储器操作到完成该操作所经历的时间。 存储周期是指连续启动两次读操作所需间隔的最小时间。 存储器带宽是单位时间里存储器所存取得信息量

11.替换策略 。片选画图（MERQ端 和WR端）

12.虚拟存储器的管理方式：页式虚拟存储器是把虚拟存储空间和实际存储空间等分成固定容量的页，各 虚拟页可装入中不同的实际页面位置；段式虚拟存储器是将主存按段分配，段长度不固定，由 OS 为程序 分配各段；段页式是前两种的结合，它将存储空间按逻辑模块分段再分成若干页通过段表和页表进行访存。

​ 虚拟存储器中，页面如果太小，虚拟存储器中包贪的页面个数就会过多，使得页表的体积过大， 页表本身占据的存储空间过大，操作速度将变慢；当页面太大时，虚拟存储器中的页面个数会变少，由于 主存的容量比虚拟存储器的容量少，主存中的页面个数会更少，每一次页面装入的时间会变长，每当需要 装入新的页面时，速度会变慢。

第五章——输入输出

1.主机与 I/O 设备间设置接口的理由：①实现 I/O 设备选择②实现数据缓冲，达到速度匹配③ 实现数据串—并格式转换④实现电平转换⑤传送控制命令⑥监视 I/O 设备工作状态，并可保 存状态信息，供 CPU 查询。 接口和端口的区别：接口由多个端口和控制逻辑电路组成。端口是接口电路中的一些寄存器， 这些寄存器分别用来存放数据信息、控制信息和状态信息，相应的端口分别称为数据端口、 控制端口、状态端口

2.①按数据传送方式：并行接口、串行接口（必须有移位寄存器用来串并转换）②按功能选择灵活性：可编程接口、不可编程接口 ③按通用性分类：通用接口、专用接口 ④按数据传送的控制方式：程序型（中断性）接口、DMA 型接口（向CPU申请DMA传送，处理总线控制权的转交，管理总线）

​ DMA接口有数据缓冲寄存器，主存地址计数器，字计数器，设备地址寄存器，中断机构，DMA控制逻辑

3.I/O 中断处理过程 ①中断请求：INTR ②中断判优：链式排队 ③中断响应：INTA，得到中断号 ④中断服务：根据中断号查中断向量表，得到中断入口地址，跳转到中断服务程序 ⑤中断返回：从中断服务程序中返回到源程序继续执行

​ 中断好处：实时，并行，故障处理

4.中断服务程序的流程 （1）保护现场：①保存程序的断点（由中断隐指令完成）②保存通用寄存器和状态寄存器 的内容（由中断服务程序完成）具体过程是在中服务程序的起始部分安排若干条存数指令， 将寄存器的内容存至存储器中保存，或用进栈指令（PUSH）将寄存器的内容推入堆栈保存。 （2）中断服务（设备服务） （3）恢复现场：用取数指令或出栈指令（POP），将保存在存储器（或堆栈）中的信息返回 到原来的寄存器中。 （4）中断返回：中断返回指令 单重中断：不允许中断现行的中断服务程序 多重中断（中断嵌套）：允许更高级别的中断源中断现行的中断服务程序 多重中断和单重中断开中断的时机不同，单重在中断返回前，多重在保护现场后。

​ 接受中断后CPU将PC内容送至存储器（断点），结束后恢复PC和开中断。

5.DMA方式：停止CPU访存，

​ 交替访存（划分两个周期，优点：不需总线控制权的申请建立和归还，总线控制权的转移很快，高效 缺点：控制复杂 应用：CPU 工作周期比存储周期长的情况），

​ 周期挪用（分三种），DMA的后处理还是需要CPU。优点：既实现了 I/O，较好发挥了 CPU 内存的效率 缺点：单字传送，每次申请建立归还总线使用权，因而速度慢 应用：慢速设备。 DMA 特点：CPU 对总线控制临时被禁止 DMAC 接管总线控制权 CPU 前后处理，在 DMA 数据交换的过程中 CPU 可继续运行程序(并行) 与 I/O 设备在更大程度上并行工作，效率更高 适合高速、批量数据传送，eg.视频显示刷新，磁盘存储系统读写，存储器到存储器传输 DMA 响应时机。

​ DMA特点：I/O与CPU并行，有直接数据通路，不中断不保护现场。

6.I/O 编址方式有两种： I/O 与内存统一编址和 I/O 独立编址； 特点： I/O 与内存统一编址方式的 I/O 地址采用与主存单元地址完全一样的格式，I/O 设 备和主存占用同一个地址空间，CPU 可像访问主存一样访问 I/O 设备，不需安排专门的 I/O 指令（靠不同地址码区分）。 I/O 独立编址方式时机器为 I/O 设备专门安排一套完全不同于主存地址格式的地址编码，此时 I/O 地址与主存地址是两个独立的空间，CPU 需要通过专门的 I/O 指令来访问 I/O 地址 空间

7.向量中断：中断服务程序入口地址的地址==中断向量地址。中断向量：入口地址

8.通道对CPU请求形式：中断。 CPU对通道请求形式：I/o指令

补：单重（关中断，即中断允许触发器置0）和多重中断，中断响应时机为指令执行周期后

第六章——计算

1.原，补，反码定义（负的）移码和补码只有符号位相反

原：小数1-X 整数2的n次方-x。 补：小数2+x 整数2的n+1次方+x 反：小数（2-2的-n次方）+x 整数（2的n+1次方-1）+x

范围： 原码小数： -（1-2的-n次方）~(1-2的-n次方) 整数：-（2的n次方-1）~（2的n次方-1）补码最小端的1去掉（多表示一个最小的数），补码的0唯一

2.规格化：原码符号后的第一位为1，补码符号和符号后的一位不同。只有右规才有舍入，左规可能下溢（阶码全0）右规可能上溢（阶码全1）

​ 基数=2，尾数最高位为 1 的数为规格化数 基数=4，尾数最高两位不全为 0 的数为规格化数。规格化时，尾数左移两位，阶码-1；尾 数右移两位，阶码+1. 基数=8，尾数最高三位不全为 0 的数为规格化数。规格化时，尾数左移 3 位，阶码-1； 尾数右移 3 位，阶码+1. 一般基数 r 越大，可以表示的浮点数范围越大，而且所表示的数的个数越多。但 r 越大， 浮点数的精度反而下降。如 r=16，因其规格化的尾数最高三位可能出现零，故与其尾数尾 数相同的 r=2 的浮点数相比，后者可能比前者多 3 位精度

3.ieee745：E转十：E-127为正，小数点右移，为负小数点左移。 十转E：小数点左移几位则127+几。

4.移位操作：逻辑移位左右都填0，算数一位看符号。

5.溢出判断：

​ 定点补码加减：双符号位，同符号数运算完变号。 浮点补码：阶码全0（下溢）或者尾数全1（下溢出）

​ 定点原码除法：第一次上商1 定点补码除法：第一次上商与两符号异或不同则溢出

6.两个BCD码加减如果大于1011（9）需要加上0110（6）

7.乘除法运算

原码一位乘：乘数y<0，在最后要加上一个-x补。y>0不用加。

booth：格式： 部分积（初始00.0000） 乘数（y补） 附加位（初始0） 10部分积加-x补

原码除法（符号单独算，第一步-y补）：恢复余数（每当余数为负，需要加上一个y补，再移位） 加减交替：余数为负上商0，左移位，加上y补。余数为正上商1，左移，加上-y补。

补码除法：加减交替（初始若x补和y补同号-y补，异号+y补。。末位商横置1）：过程中若余数和y补异号上商0，左移，加上y补，余数和y补同号上商1，左移加上-y补

第七章——指令

1.固定长度操作码（指令字长=存储字长（存储单元位数）=机器字长（寄存器位数））和可变长度操作码（按字节倍数变化）。设计复杂度，开销，空间利用率不同

三地址操作码每减少一种可多构成2的n次方种二地址指令（n为操作码位数）

2.寻址方式：指令寻址（顺序和跳跃） 数据寻址：立即，直接，间接，隐含，寄存直，寄存间，基址寻址，变址寻址（用户），相对，堆栈寻址。

相联存储器按内容寻址。

3.RISC：①选用使用频度高的一些简单指令，复杂指令用简单指令组合。 ②指令长度固定、指令格式种类少、寻址方式少。 ③只有取数/存数(LOAD/STORE)指令访存。 ④CPU 中有多个通用寄存器。 ⑤采用流水技术,一个时钟周期完成一条指令。 ⑥采用组合逻辑实现控制器。 ⑦采用优化的编译程序。

CISC ： ①指令系统庞大复杂，各种指令使用频度差别大 ②指令长度不固定、指令格式种类多，寻址方式多 ③访存指令不受限制 ④CPU 中设有专用寄存器 ⑤大多数指令需要多个时钟周期执行完毕 ⑥采用微程序控制器 ⑦难以用优化编译生成高效的目的代码

RISC区别：①RISC 更能充分利用 VLSI 芯片的面积 ②RISC 更能提高计算机运算速度 ，便于流水线操作 ③RISC 便于设计、成本低、可靠性高 ④RISC 有利于编译程序代码优化 ⑤RISC 不易实现指令系统兼容

4.大题：指令格式设计，扩大寻址范围可以用双字长指令，间接寻址（整个指令字全当地址）无论几次间接范围都一样。

跳跃寻址：pc先加减。 堆栈寻址：sp指针是指的地址入栈和出栈操作对称。

第八章——CPU

1.控制器的功能：①取指令②分析指令③执行指令④控制程序的输入和运算结果的输出⑤总线 管理⑥处理中断

​ CPU 具有指令控制、操作控制、时间控制、数据加工、处理中断的功能 CPU=寄存器(PC、IR)+CU+ALU+中断系统

​ CPU中：通用寄存器，地址寄存器，数据寄存器，条件码状态寄存器（对用户部分透明），PC（取决于存储器容量）用户可见 IR，MDR，MAR不可见

隐指令就试指令系统中没有的指令

2.如何提高处理机速度：①提高硬件性能②改进系统结构、开发系统的并行性

3.指令流水的概念：指令流水就是改变各条指令按顺序串行执行的规则，是及其在执行上一条 指令的同时，去取下一条指令，即上一条指令的执行周期和下一条指令的取址周期同时进行。

具有n个并行部件的cpu和n段流水具有同等水平吞吐能力。

4.影响指令流水的因素：

（1）结构相关（资源相关）：不同指令争用同一功能部件产生资源冲突 解决方法：①暂停（一个时钟周期）取后一条指令②设置两个独立存储器分别存放操 作数和指令③指令预取技术

（2）数据相关：指令在流水线中重叠执行时，后继指令需要用到前面指令执行的结果 写后读相关 RAW（还没写呢就读了）、读后写相关 WAR、写后写相关 WAW 解决方法：①后推法②定向技术（旁路技术、专用通路技术）

（3）控制相关：由转移指令引起 解决方法：①尽早判别转移是否发生，尽早生成转移目标地址②预取转移成功或不成 功两个控制流方向上的目标指令③加快和提前形成条件码④提高转移方向猜准率

5.流水线中的多发技术：①超标量技术（并发多条指令）②超流水技术（采用流水线寄存器， 将流水现在分段）③超长指令技术（VLIW，编译时挖掘指令潜在并行性，组合多条指 令于一条执行）

6.数据通路：操作元件和存储元件通过总线方式或分散方式连接而成的进行数据访存处理传输的路径

7.流水线性能：吞吐率=指令条数/mt+（n-1）t *（m为m段流水，n条指令）

加速比=mnt/mt+（n-1）t 效率=mnt/m（m+n-1）t *（分母为总的时空区）

画时空图纵坐标流水段号，横坐标时间。

8.中断屏蔽技术：屏蔽字

9.取指：pc->MAR->M->MDR->IR,pc->pc+1

间址：IR->MAR->M->MDR

执行：x->MAR->M->MDR->ALU->ACC

中断：sp-1->sp->MAR,pc->MDR->M->MAR,向量地址->pc，允许中断触发器置0（开中断）

写入：IR->MAR->1-w,ACC->MDR->M(MAR),读出：IR->M（MAR）->MDR->ACC

第九章——控制单元

1.指令周期，机器周期（程序执行的基准时间，一般取存取周期，又叫CPU周期），时钟周期

2.不能说 CPU 的主频越快，计算机的运行速度就越快。因为机器的速度不仅与主频有关， 还与机器周期中所含的时钟周期数以及指令周期中所含的机器周期数有关。同样主频的机器，由于机器周期所含时钟周期数不同，机器的速度也不同。机器周期中所含时钟周期数少 的机器，速度更快。 此外，机器的速度还和其他很多因素有关，如主存的速度、机器是否配有 Cache、总线的 数据传输率、硬盘的速度以及机器是否采用流水技术等

3.CU控制方式：同步（时序信号控制，分为定长机器周期，不定长机器周期和中央和局部控制相结合，其中不定长机器周期方式中的节拍数可以不等），异步（应答），联合，人工

4.取指令操作是控制器固有的功能，无需在操作码控制下完成。

在中断周期中开中断操作是由硬件完成的，

控制单元的输入信号可来自时钟，指令寄存器，各种状态标记，控制总线。

第十章——微程序

1.编码方式：①直接编码方式（每一位代表一个微命令，效率最低）②字段直接编码方式（将一组互斥的微命令放在一个字段内）③字段间直接编码方式（某些微命令需由另一个字段的微命令来解释）④混合编码方式

微指令格式：水平型（一次定义并执行多个并行操作）和垂直型（类似于机器指令的操作码方式）

2.微指令格式：例：存储容量128x32位，（操作控制 判断 下地址）则下地址字段为7位，操作控制字段由32-另外两个

采用直接编码方式操作控制字段位数等于控制信号数，采用字段直接编码方式需要留一个码字不激活控制线（每一个都加1）唐P408

微程序控制器图（卷子上有）

3.设计微指令的控制字段是由于数据通路可分为相容性和相斥性

控制器设计分为：组合逻辑设计（硬连线逻辑，门电路）和微程序设计（存储逻辑，ROM）

设计微程序控制器时追求：，减少控存容量，提高微程序执行速度，便于微指令修改，缩短微指令字长
判断 下地址）则下地址字段为7位，操作控制字段由32-另外两个

采用直接编码方式操作控制字段位数等于控制信号数，采用字段直接编码方式需要留一个码字不激活控制线（每一个都加1）唐P408

微程序控制器图（卷子上有）

3.设计微指令的控制字段是由于数据通路可分为相容性和相斥性

控制器设计分为：组合逻辑设计（硬连线逻辑，门电路）和微程序设计（存储逻辑，ROM）

设计微程序控制器时追求：，减少控存容量，提高微程序执行速度，便于微指令修改，缩短微指令字长