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逻辑仿真工具的并发操作特性 线程：fork...join|join_any|join_none wait fork disable fork SystemVerilog 并发编程 只有begin...end语句是串行执行的（除了里面的非阻塞赋值语句）,其他语句块都是并行执行； 一个线程执行时，只有遇到wait、#、@语句时才会停止。 当一个线程执行时，其它所有的线程进入队列等待 READY -表示在当前仿真时间内执行的线程 WAIT ...

注释、语法规则、操作符的含义、强制类型的转换、流程控制 一、语法规则 和verilog一样（大小写敏感、空格不忽略） 数据格式 <size>'<base><number> 二、操作符 & 按位与/缩减与 ^ 缩减异或 &~ 按位与非 ~^ 缩减同或 ~& 缩减与非 ?: 三元操作符 | 按位或/缩减或 {} 拼接符 |~

vcs编译 vcs -full64 -sverilog -debug_acc+all -timescale=1ns/1ps full_adder.v full_adder_tb.v -l com.log 解释：64位的软件需要添加 -full64 Systemverilog 一、2值逻辑（0|1） 数据类型 (不声明数值时默认位0) 1、比特矢量Bit vector bit [msb:lsb] variable_name [=initial_value];//位宽：MSB最高位，LSB最..