西岸贤

本文在 Vivado 下进行有限状态机的实验，包括一个识别 1011 序列的有限状态机例子和 Mealy、Moore 有限状态机的例子。

本文在 Vivado 下对一些时序逻辑模块的功能进行了仿真，如D触发器、移位寄存器、RAM以及ROM等，文中给出了其相应的仿真输出结果和RTL图。

本文在 Vivado 下对一些组合逻辑模块的功能进行了仿真，如与或非门、异或同或门、比较器、加法器、乘法器、数据选择器、3-8译码器、三态门等，文中给出了其相应的仿真输出结果和RTL图。

本文是在 Vivado下通过一个简单的例子对比阻塞赋值和非阻塞赋值，其输出结果以及RTL图的区别都能直观的反映两者的不同。

本文的主要内容是对Verilog的基础知识进行简单的介绍，包括数据类型、运算符及其表达式、阻塞赋值与非阻塞赋值、条件语句、循环语句等。

设计一个使用2个HEX LED，精度为0.1秒，范围为0-9.9秒的计时秒表。

本文的主要内容是Quartus II下SignalTap仿真的介绍。设计一个计数器，当计数值为0-8时，OV输出为0，当计数值为9-17时，OV输出1。

本文介绍的是Quartus II在连接DE0开发板后从绘图、分配管脚、编译到下载的过程，还包括Verilog 代码生成symbol部分。

基本要求：电路每个时钟周期输入1比特数据，当捕获到1011的时钟周期，电路输出1，否则输出0。使用序列101011010作为输出的测试序列。扩展要求：给你的电路添加输入使能端口，只有输入使能EN为1的时钟周期，才从输入的数据端口向内部获取1比特序列数据。

1.建工程文件存放路径。先在某个盘下新建一个存放工程的文件夹，名字最好用英文，不要出现空格。2.新建工程。打开Quartus II软件（我用的是9.1版本），File——>New Project Wizard...，直接Next后填写自己工程要存放的路径，我这里存放在 D:\FPGA\work 目录下，工程名自己起一个，第三个空尽量别改动（填写完第二个空，第三个空会同步），下一步。选择自己要设计的可用设备。这里就可以点Finish完成了，因为后面Next下去也不用改动。到这里工程就建完了。