FPGA-VGA协议实践

于 2024-04-09 11:15:46 发布
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文章标签： fpga开发
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前言

  • 概述： VGA(Video Graphics Array)，视频图形阵列，是一种视频传输标准，具有分辨率高、显示速度快、颜色丰富等优点，不支持音频传输。

  • 硬件设备：FPGA开发板DE2-115

  • 软件环境：软件环境-Quartus-Ⅱ

  • 一、VGA介绍
    什么是VGA
    VGA不是用来显示的那块屏幕，而是用来传输信号的接口。VGA全称是Video Graphics Array，即视频图形阵列，是模拟信号的一种视频传输标准。
    VGA接口引脚VGA接口共有15针，分成3排，每排5个孔，是显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)，VGA引脚对应接口定义如下：

  • VGA公母头连接如下：

  • VGA成像原理：
    芯片组将显存内数字格式存储的图像（侦）信号经过DAC转换为R，G，B模拟信号，和行、场同步信号，再输出到显示设备成像。

    显示器通过光栅扫描的方式。电子束在显示屏幕上有规律的由做左到右，由上到下进行扫描。在扫描过程中，受行同步信号的控制，逐点往右扫，完成一行扫描的时间的倒数称为行频。同时会在行同步周期的脉冲内回到屏幕的左端，受场同步信号的控制，从上往下扫描完成一侦信号，完成此一侦信号周期的倒数称为场频。最后通过不同的像素的组合来形成显示图像。
    FPGA驱动VGA显示：

  • FPGA芯片驱动VGA显示，需要先产生模拟信号，这就要借助数模转换器D/A，利用D/A产生模拟信号，输出至VGA的RED、GREEN、BLUE基色数据线。另一种方法是利用电阻网络分流模拟D/A实现的。

  • 具体颜色对应的电压值：


    VGA通讯协议：
    1、VGA通信时序

  •   从上图中看出，帧时序和行时序都有四部分：
    1）时序帧
    帧时序的四个部分别是:同步脉冲(Sync o)、显示后沿(Back porch p)、显示时序段(Display interval q)和显示前沿(Front porchr)。其中同步脉冲(Sync o)、显示后沿(Back porch p)和显示前沿(Front porch r)是消隐区，RGB信号无效，屏幕不显示数据。显示时序段(Display interval q)是有效数据区。

  • 2）行时序
    行时序的四个部分分别是:同步脉冲(Sync a)、显示后沿(Back porch b)、显示时序(Display interval c)和显示前沿(Front porchd)。其中同步脉冲(Sync a)、显示后沿(Back porch b)和显示前沿(Front porch d)是消隐区，RGB信号无效，屏幕不显示数据。显示时序段(Display interval c)是有效数据区。

  • 2、VGA时序解析

  • 不同的分辨率,它的时序是不一样的。例如800*600@60Hz的VGA时序：

  • 二、VGA显示彩色条纹
    显示彩色条纹代码：

  • //行时序宏定义
`define HSYNC_A	16'd128
`define HSYNC_B	16'd216
`define HSYNC_C	16'd1016
`define HSYNC_D	16'd1056

//列时序宏定义
`define VSYNC_O	16'd4
`define VSYNC_P	16'd27
`define VSYNC_Q	16'd627
`define VSYNC_R	16'd628

//颜色定义
`define RED			8'hE0		//1110_0000(参照上面电路图)
`define GREEN		8'h1C		//0001_1100(参照上面电路图)
`define BLUE		8'h03		//0000_0011(参照上面电路图)
`define YELLOW		8'hFC
`define BLACK		8'h00
module VGA
(
	//输入
	input 						CLK_50M,
	input						RST_N,
	//输出
	output  reg 				VSYNC,			//垂直同步端口
	output  reg 				HSYNC,			//水平同步端口
	output  reg[7:0] 			VGA_DATA			//数据端口

);

reg[15:0] hsync_cnt;		//水平扫描计数器
reg[15:0] vsync_cnt;		//垂直扫描计数器

reg vga_data_valid;			//RGB数据信号有效区使能信号 


//水平扫描(扫描1056个点)
always@(posedge CLK_40M or negedge RST_N)
begin
	if(!RST_N)
		hsync_cnt <= 16'd0;
	else if(hsync_cnt == `HSYNC_D)
		hsync_cnt <= 16'd0;
	else
		hsync_cnt <= hsync_cnt + 16'd1;
end


//垂直扫描(扫描628个点)
always@(posedge CLK_40M or negedge RST_N)
begin
	if(!RST_N)
		vsync_cnt <= 16'd0;
	else if((vsync_cnt == `VSYNC_R) && (hsync_cnt == `HSYNC_D))
		vsync_cnt <= 16'd0;
	else if(hsync_cnt == `HSYNC_D)
		vsync_cnt <= vsync_cnt + 16'd1;
	else 
		vsync_cnt <= vsync_cnt;
end

//行时序
always@(posedge CLK_40M or negedge RST_N)
begin
	if(!RST_N)
		HSYNC <= 1'b0;
	else if(hsync_cnt < `HSYNC_A)	//a域为0
		HSYNC <= 1'b0;
	else
		HSYNC <= 1'b1;				//其他域为1
end

//列时序
always@(posedge CLK_40M or negedge RST_N)
begin
	if(!RST_N)
		VSYNC <= 1'b0;
	else if(vsync_cnt < `VSYNC_O)	//o域为0
		VSYNC <= 1'b0;
	else
		VSYNC <= 1'b1;				//其他域为1
end

//提取显示有效区(q域+c域)
always@(posedge CLK_40M or negedge RST_N)
begin
	if(!RST_N)
		vga_data_valid <= 1'b0;
	else if((hsync_cnt > `HSYNC_B && hsync_cnt < `HSYNC_C) && (vsync_cnt >  `VSYNC_P && vsync_cnt < `VSYNC_Q))	//数据有效区
		vga_data_valid <= 1'b1;
	else
		vga_data_valid <= 1'b0;
end


//在数据有效区，在将数据送至VGA_RED、VGA_GREEN、VGA_BLUE数据引脚
always@(*)
begin
	if(vga_data_valid)
	begin
		if(vsync_cnt >`VSYNC_P)//显示区
		begin
			if((hsync_cnt > `HSYNC_B) && (hsync_cnt < `HSYNC_B+10'd300))
				VGA_DATA <= `RED;			//红色		1110_0000
			else if((hsync_cnt > `HSYNC_B+10'd300) && (hsync_cnt < `HSYNC_B+10'd400))
				VGA_DATA <= `BLUE;		//蓝色		0000_0111
			else if((hsync_cnt > `HSYNC_B+10'd400) && (hsync_cnt < `HSYNC_B+10'd500))
				VGA_DATA <= `YELLOW;		//黄色		1111_1100
			else if((hsync_cnt > `HSYNC_B+10'd500) && (hsync_cnt < `HSYNC_B+10'd800))
				VGA_DATA <= `GREEN;		//绿色		0001_1100
			else
				VGA_DATA <= `BLACK;		//黑色		0000_0000
		end
		else
			VGA_DATA <= `BLACK;			//黑色
	end
	else
		VGA_DATA <= `BLACK;				//黑色
end

//PLL_IP获取40M时钟
wire CLK_40M;	
PLL	PLL_inst (
	.inclk0 ( CLK_50M ),
	.c0 ( CLK_40M )
	);

    显示效果：

  • 三、FPGA驱动VGA显示文字

    汉字阵点提取

    要显示汉字，首先需要提取汉字点阵，可以在以下网页进行汉字点阵提取：
    点阵生成、字模提取【点击跳转】代码实现

    module VGA_test(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96;      //行同步信号周期长
 parameter H_BACK = 48;      //行同步后沿信号周期长
 parameter H_ACT = 640;      //行显示周期长
 parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长
 parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时
 parameter V_FRONT = 11;     //场同步前沿信号周期长
 parameter V_SYNC = 2;       //场同步信号周期长
 parameter V_BACK = 31;      //场同步后沿信号周期长
 parameter V_ACT = 480;      //场显示周期长
 parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长
 parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时
 reg [10:0] H_Cont;        //行周期计数器
 reg [10:0] V_Cont;        //场周期计数器
 wire [7:0] VGA_R;         //VGA红色控制线
 wire [7:0] VGA_G;         //VGA绿色控制线
 wire [7:0] VGA_B;         //VGA蓝色控制线
 reg VGA_HS;
 reg VGA_VS;
 reg [10:0] X;             //当前行第几个像素点
 reg [10:0] Y;             //当前场第几行
 reg CLK_25;
 always@(posedge OSC_50)
    begin 
      CLK_25=~CLK_25;         //时钟
    end 
    assign VGA_SYNC = 1'b0;   //同步信号低电平
    assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
    assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反
    assign CLK_to_DAC = CLK_25;
 always@(posedge CLK_to_DAC)
    begin
        if(H_Cont<H_TOTAL)           //如果行计数器小于行总时长
            H_Cont<=H_Cont+1'b1;      //行计数器+1
        else H_Cont<=0;              //否则行计数器清零
        if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1
            VGA_HS<=1'b0;             //行同步信号置0
        if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
            VGA_HS<=1'b1;             //行同步信号置1
        if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长
            X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长   （X为当前行第几个像素点）
        else X<=0;                   //否则X为0
    end
 always@(posedge VGA_HS)
    begin
        if(V_Cont<V_TOTAL)           //如果场计数器小于行总时长
            V_Cont<=V_Cont+1'b1;      //场计数器+1
        else V_Cont<=0;              //否则场计数器清零
        if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1
            VGA_VS<=1'b0;             //场同步信号置0
        if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
            VGA_VS<=1'b1;             //场同步信号置1
        if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长
            Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长    （Y为当前场第几行）  
        else Y<=0;                   //否则Y为0
    end
    reg valid_yr;
 always@(posedge CLK_to_DAC)
    if(V_Cont == 10'd32)         //场计数器=32时
        valid_yr<=1'b1;           //行输入激活
    else if(V_Cont==10'd512)     //场计数器=512时
        valid_yr<=1'b0;           //行输入冻结
    wire valid_y=valid_yr;       //连线   
    reg valid_r;            
 always@(posedge CLK_to_DAC)   
    if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时
        valid_r<=1'b1;                   //像素输入激活
    else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 
        valid_r<=1'b0;                   //像素输入冻结
    wire valid = valid_r;               //连线
    wire[10:0] x_dis;     //像素显示控制信号
    wire[10:0] y_dis;     //行显示控制信号
    assign x_dis=X;       //连线X
    assign y_dis=Y;       //连线Y
        parameter
        
    char_line00=240'h000001000000000000000000000000000000000000000000000000000000,
    char_line01=240'h7ffc01fc0000000000000000000000000000000000000000000000000000,
    char_line02=240'h010001000000000000000000000000000000000000000000000000000000,
    char_line03=240'h01000100000018003c003c00180018007e00180018001800040018003c00,
    char_line04=240'h01001ff000002400420042002400240042002400240024000c0024004200,
    char_line05=240'h0100101000004000420042004200420004004200400042000c0042004200,
    char_line06=240'h01001ff00000400002004200420042000400420040004200140042004200,
    char_line07=240'h3ff8101000005c000400020042004200080042005c004200240042000200,
    char_line08=240'h01001ff07e00620018000400420042000800420062004200240042000400,
    char_line09=240'h010011100000420004000800420042001000420042004200440042000800,
    char_line0a=240'h0100010000004200020010004200420010004200420042007f0042001000,
    char_line0b=240'h0100fffe0000420042002000420042001000420042004200040042002000,
    char_line0c=240'h010001000000220042004200240024001000240022002400040024004200,
    char_line0d=240'h0100010000001c003c007e0018001800100018001c0018001f0018007e00,
    char_line0e=240'hfffe01000000000000000000000000000000000000000000000000000000,
    char_line0f=240'h000001000000000000000000000000000000000000000000000000000000;

    reg[7:0] char_bit;
    always@(posedge CLK_to_DAC)
        if(X==10'd180)char_bit<=9'd240;   //当显示到144像素时准备开始输出图像数据
        else if(X>10'd180&&X<10'd420)     //左边距屏幕144像素到416像素时    416=144+272（图像宽度）
            char_bit<=char_bit-1'b1;       //倒着输出图像信息
            
    reg[29:0] vga_rgb;                //定义颜色缓存
    always@(posedge CLK_to_DAC) 
        if(X>10'd180&&X<10'd420)    //X控制图像的横向显示边界：左边距屏幕左边144像素  右边界距屏幕左边界416像素
            begin case(Y)            //Y控制图像的纵向显示边界：从距离屏幕顶部160像素开始显示第一行数据
                10'd200:
                if(char_line00[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;  //如果该行有数据 则颜色为红色
                else vga_rgb<=30'b0000000000_0000000000_0000000000;                      //否则为黑色
                10'd201:
                if(char_line01[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd202:
                if(char_line02[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd203:
                if(char_line03[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd204:
                if(char_line04[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd205:
                if(char_line05[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd206:
                if(char_line06[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd207:
                if(char_line07[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd208:
                if(char_line08[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd209:
                if(char_line09[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd210:
                if(char_line0a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd211:
                if(char_line0b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd212:
                if(char_line0c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd213:
                if(char_line0d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd214:
                if(char_line0e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd215:
                if(char_line0f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                default:vga_rgb<=30'h0000000000;   //默认颜色黑色
            endcase 
        end
    else vga_rgb<=30'h000000000;             //否则黑色
    assign VGA_R=vga_rgb[23:16];
    assign VGA_G=vga_rgb[15:8];
    assign VGA_B=vga_rgb[7:0];
endmodule

    显示效果：

    VGA显示彩色图片
    在前面的学习中了解到图像的格式有多种，例如JPEG，BMP，PNG，JPG等，图像的位数也有单色、16色、256色、4096色、16位真彩色、24位真彩色、32位真彩色在这里插入图片描述这几种。
    VGA的驱动程序显示的格式为RGB565，我们先找到一张需要显示的彩色图片，经过处理，将该图片转化为ROM可以存储的格式，然后VGA驱动程序从ROM中读取数据，输出到VGA显示屏显示。尽量选一张小的图片，因为ROM存储空间有限。
    使用BMP2Mif软件将bmp格式图片转换为hex文件

    新建Quartus工程，产生ROM IP核，将生成的mif文件保存在ROM中
    双击选择ROM：1-PORT

  • 取消勾选q

  • 加载HEX文件

    同时还需要用到PLL的IP核调用，可以参考

    module data_drive (
    input			wire						vga_clk,
    input			wire						rst_n,
    input			wire		[ 11:0 ]		addr_h,
    input			wire		[ 11:0 ]		addr_v,
    output			reg		    [ 15:0 ]		rgb_data
);

localparam	black  = 16'd0;

parameter	height = 48; // 图片高度
parameter	width  = 48; // 图片宽度

reg			[ 13:0 ]		rom_address				; // ROM地址
wire		[ 15:0 ]		rom_data				; // 图片数据

wire						flag_enable_out2			; // 图片有效区域
wire						flag_clear_rom_address		; // 地址清零
wire						flag_begin_h			    ; // 图片显示行
wire						flag_begin_v			    ; // 图片显示列


always @( posedge vga_clk or negedge rst_n) begin
    if(!rst_n)begin
        rgb_data = black;
    end
    else if ( flag_enable_out2 ) begin
        rgb_data = rom_data;
    end
    else begin
        rgb_data = black;
    end
end

//ROM地址计数器
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        rom_address <= 0;
    end
    else if ( flag_clear_rom_address ) begin //计数满清零
        rom_address <= 0;
    end
        else if ( flag_enable_out2 ) begin  //在有效区域内+1
        rom_address <= rom_address + 1;
        end
    else begin  //无效区域保持
        rom_address <= rom_address;
    end
end
assign flag_clear_rom_address = rom_address == height * width - 1;
assign flag_begin_h     = addr_h > ( ( 640 - width ) / 2 ) && addr_h < ( ( 640 - width ) / 2 ) + width + 1;
assign flag_begin_v     = addr_v > ( ( 480 - height )/2 ) && addr_v <( ( 480 - height )/2 ) + height + 1;
assign flag_enable_out2 = flag_begin_h && flag_begin_v;

//实例化ROM
rom	rom_inst (
.address    ( rom_address   ),
.clock      ( vga_clk       ),
.q          ( rom_data      )
);
endmodule


    module vga_display_pic (
    input			wire					clk,      //系统时钟
    input			wire					rst_n,    //复位
    input			wire	[ 15:0 ]		rgb_data, //16位RGB对应值
    output			wire					vga_clk,  //vga时钟 25M
    output			reg						h_sync,   //行同步信号
    output			reg						v_sync,   //场同步信号
    output			reg		[ 11:0 ]		addr_h,   //行地址
    output			reg		[ 11:0 ]		addr_v,   //列地址
    output			wire	[ 4:0 ]		    rgb_r,    //红基色
    output			wire	[ 5:0 ]			rgb_g,    //绿基色
    output			wire	[ 4:0 ]			rgb_b     //蓝基色
);

// 640 * 480 60HZ
localparam	 H_FRONT = 16; // 行同步前沿信号周期长
localparam	 H_SYNC  = 96; // 行同步信号周期长
localparam	 H_BLACK = 48; // 行同步后沿信号周期长
localparam	 H_ACT   = 640; // 行显示周期长
localparam	 V_FRONT = 11; // 场同步前沿信号周期长
localparam	 V_SYNC  = 2; // 场同步信号周期长
localparam	 V_BLACK = 31; // 场同步后沿信号周期长
localparam	 V_ACT   = 480; // 场显示周期长

localparam	H_TOTAL = H_FRONT + H_SYNC + H_BLACK + H_ACT; // 行周期
localparam	V_TOTAL = V_FRONT + V_SYNC + V_BLACK + V_ACT; // 列周期

reg			[ 11:0 ]			cnt_h			; // 行计数器
reg			[ 11:0 ]			cnt_v			; // 场计数器
reg			[ 15:0 ]			rgb			; // 对应显示颜色值

// 对应计数器开始、结束、计数信号
wire							flag_enable_cnt_h			;
wire							flag_clear_cnt_h			;
wire							flag_enable_cnt_v			;
wire							flag_clear_cnt_v			;
wire							flag_add_cnt_v  			;
wire							valid_area      			;


// 25M时钟
wire							clk_25			;
// 50M时钟
wire							clk_50			;
wire                            locked          ;
//PLL
pll	pll_inst (
	.areset     ( ~rst_n    ),
	.inclk0     ( clk       ),
	.c0         ( clk_50    ), //50M
	.c1         ( clk_25    ), //25M
    .locked     (locked     )
	);
//根据不同分配率选择不同频率时钟
assign vga_clk = clk_25;


// 行计数
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_h <= 0;
    end
    else if ( flag_enable_cnt_h ) begin
        if ( flag_clear_cnt_h ) begin
            cnt_h <= 0;
        end
        else begin
            cnt_h <= cnt_h + 1;
        end
    end
    else begin
        cnt_h <= 0;
    end
end
assign flag_enable_cnt_h = 1;
assign flag_clear_cnt_h  = cnt_h == H_TOTAL - 1;

// 行同步信号
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        h_sync <= 0;
    end
    else if ( cnt_h == H_SYNC - 1 ) begin // 同步周期时为1
        h_sync <= 1;
    end
        else if ( flag_clear_cnt_h ) begin // 其余为0
        h_sync <= 0;
        end
    else begin
        h_sync <= h_sync;
    end
end

// 场计数
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_v <= 0;
    end
    else if ( flag_enable_cnt_v ) begin
        if ( flag_clear_cnt_v ) begin
            cnt_v <= 0;
        end
        else if ( flag_add_cnt_v ) begin
            cnt_v <= cnt_v + 1;
        end
        else begin
            cnt_v <= cnt_v;
        end
    end
    else begin
        cnt_v <= 0;
    end
end
assign flag_enable_cnt_v = flag_enable_cnt_h;
assign flag_clear_cnt_v  = cnt_v == V_TOTAL - 1;
assign flag_add_cnt_v    = flag_clear_cnt_h;

// 场同步信号
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        v_sync <= 0;
    end
    else if ( cnt_v == V_SYNC - 1 ) begin
        v_sync <= 1;
    end
        else if ( flag_clear_cnt_v ) begin
        v_sync <= 0;
        end
    else begin
        v_sync <= v_sync;
    end
end

// 对应有效区域行地址 1-640
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        addr_h <= 0;
    end
    else if ( valid_area ) begin
        addr_h <= cnt_h - H_SYNC - H_BLACK + 1;
    end
    else begin
        addr_h <= 0;
    end
end
// 对应有效区域列地址 1-480
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        addr_v <= 0;
    end
    else if ( valid_area ) begin
        addr_v <= cnt_v -V_SYNC - V_BLACK + 1;
    end
    else begin
        addr_v <= 0;
    end
end
// 有效显示区域
assign valid_area = cnt_h >= H_SYNC + H_BLACK && cnt_h <= H_SYNC + H_BLACK + H_ACT && cnt_v >= V_SYNC + V_BLACK && cnt_v <= V_SYNC + V_BLACK + V_ACT;


// 显示颜色
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        rgb <= 16'h0;
    end
    else if ( valid_area ) begin
        rgb <= rgb_data;
    end
    else begin
        rgb <= 16'b0;
    end
end
assign rgb_r = rgb[ 15:11 ];
assign rgb_g = rgb[ 10:5 ];
assign rgb_b = rgb[ 4:0 ];

endmodule


    vga驱动程序

    module vga_display_pic (
    input			wire					clk,      //系统时钟
    input			wire					rst_n,    //复位
    input			wire	[ 15:0 ]		rgb_data, //16位RGB对应值
    output			wire					vga_clk,  //vga时钟 25M
    output			reg						h_sync,   //行同步信号
    output			reg						v_sync,   //场同步信号
    output			reg		[ 11:0 ]		addr_h,   //行地址
    output			reg		[ 11:0 ]		addr_v,   //列地址
    output			wire	[ 4:0 ]		    rgb_r,    //红基色
    output			wire	[ 5:0 ]			rgb_g,    //绿基色
    output			wire	[ 4:0 ]			rgb_b     //蓝基色
);

// 640 * 480 60HZ
localparam	 H_FRONT = 16; // 行同步前沿信号周期长
localparam	 H_SYNC  = 96; // 行同步信号周期长
localparam	 H_BLACK = 48; // 行同步后沿信号周期长
localparam	 H_ACT   = 640; // 行显示周期长
localparam	 V_FRONT = 11; // 场同步前沿信号周期长
localparam	 V_SYNC  = 2; // 场同步信号周期长
localparam	 V_BLACK = 31; // 场同步后沿信号周期长
localparam	 V_ACT   = 480; // 场显示周期长

localparam	H_TOTAL = H_FRONT + H_SYNC + H_BLACK + H_ACT; // 行周期
localparam	V_TOTAL = V_FRONT + V_SYNC + V_BLACK + V_ACT; // 列周期

reg			[ 11:0 ]			cnt_h			; // 行计数器
reg			[ 11:0 ]			cnt_v			; // 场计数器
reg			[ 15:0 ]			rgb			; // 对应显示颜色值

// 对应计数器开始、结束、计数信号
wire							flag_enable_cnt_h			;
wire							flag_clear_cnt_h			;
wire							flag_enable_cnt_v			;
wire							flag_clear_cnt_v			;
wire							flag_add_cnt_v  			;
wire							valid_area      			;


// 25M时钟
wire							clk_25			;
// 50M时钟
wire							clk_50			;
wire                            locked          ;
//PLL
pll	pll_inst (
	.areset     ( ~rst_n    ),
	.inclk0     ( clk       ),
	.c0         ( clk_50    ), //50M
	.c1         ( clk_25    ), //25M
    .locked     (locked     )
	);
//根据不同分配率选择不同频率时钟
assign vga_clk = clk_25;


// 行计数
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_h <= 0;
    end
    else if ( flag_enable_cnt_h ) begin
        if ( flag_clear_cnt_h ) begin
            cnt_h <= 0;
        end
        else begin
            cnt_h <= cnt_h + 1;
        end
    end
    else begin
        cnt_h <= 0;
    end
end
assign flag_enable_cnt_h = 1;
assign flag_clear_cnt_h  = cnt_h == H_TOTAL - 1;

// 行同步信号
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        h_sync <= 0;
    end
    else if ( cnt_h == H_SYNC - 1 ) begin // 同步周期时为1
        h_sync <= 1;
    end
        else if ( flag_clear_cnt_h ) begin // 其余为0
        h_sync <= 0;
        end
    else begin
        h_sync <= h_sync;
    end
end

// 场计数
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_v <= 0;
    end
    else if ( flag_enable_cnt_v ) begin
        if ( flag_clear_cnt_v ) begin
            cnt_v <= 0;
        end
        else if ( flag_add_cnt_v ) begin
            cnt_v <= cnt_v + 1;
        end
        else begin
            cnt_v <= cnt_v;
        end
    end
    else begin
        cnt_v <= 0;
    end
end
assign flag_enable_cnt_v = flag_enable_cnt_h;
assign flag_clear_cnt_v  = cnt_v == V_TOTAL - 1;
assign flag_add_cnt_v    = flag_clear_cnt_h;

// 场同步信号
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        v_sync <= 0;
    end
    else if ( cnt_v == V_SYNC - 1 ) begin
        v_sync <= 1;
    end
        else if ( flag_clear_cnt_v ) begin
        v_sync <= 0;
        end
    else begin
        v_sync <= v_sync;
    end
end

// 对应有效区域行地址 1-640
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        addr_h <= 0;
    end
    else if ( valid_area ) begin
        addr_h <= cnt_h - H_SYNC - H_BLACK + 1;
    end
    else begin
        addr_h <= 0;
    end
end
// 对应有效区域列地址 1-480
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        addr_v <= 0;
    end
    else if ( valid_area ) begin
        addr_v <= cnt_v -V_SYNC - V_BLACK + 1;
    end
    else begin
        addr_v <= 0;
    end
end
// 有效显示区域
assign valid_area = cnt_h >= H_SYNC + H_BLACK && cnt_h <= H_SYNC + H_BLACK + H_ACT && cnt_v >= V_SYNC + V_BLACK && cnt_v <= V_SYNC + V_BLACK + V_ACT;


// 显示颜色
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        rgb <= 16'h0;
    end
    else if ( valid_area ) begin
        rgb <= rgb_data;
    end
    else begin
        rgb <= 16'b0;
    end
end
assign rgb_r = rgb[ 15:11 ];
assign rgb_g = rgb[ 10:5 ];
assign rgb_b = rgb[ 4:0 ];

endmodule


    顶层模块

    module vga_top (
    input			wire						clk,
    input			wire						rst_n,
    output			wire						vga_clk,
    output			wire						h_sync,
    output			wire						v_sync,
    output			wire		[ 4:0 ]			rgb_r,
    output			wire		[ 5:0 ]			rgb_g,
    output			wire		[ 4:0 ]			rgb_b
);

wire		[ 11:0 ]		    addr_h              ;
wire		[ 11:0 ]		    addr_v              ;
wire		[ 15:0 ]			rgb_data			;

//模块例化
vga_display_pic (
    .clk        (clk        ),
    .rst_n      (rst_n      ),
    .rgb_data   (rgb_data   ),
    .vga_clk    (vga_clk    ),
    .h_sync     (h_sync     ),
    .v_sync     (v_sync     ),
    .addr_h     (addr_h     ),
    .addr_v     (addr_v     ),
    .rgb_r      (rgb_r      ),
    .rgb_g      (rgb_g      ),
    .rgb_b      (rgb_b      ) 
);

//数据模块
data_drive u_data_drive(
.vga_clk        ( vga_clk   ),
.rst_n          ( rst_n     ),
.addr_h         ( addr_h    ),
.addr_v         ( addr_v    ),
.rgb_data       ( rgb_data  )
);

endmodule

    显示效果
    总结
    使用VGA显示，先弄清楚VAG显示原理，将显示屏看为N*M大小的一个坐标系，为每个坐标分配一个RGB三通道的值，也就是每个像素，行场信号扫描的速度很快，就能连成一副完整的图像。图片显示需要用到ROM来存储图片数据，在显示时，从ROM中取出数据赋给相应的RBG通道就能显示了。

    参考
    FPGA驱动VGA显示

    【FPGA实验】基于DE2-115平台的VGA显示

    https://blog.csdn.net/qq_45659777/article/details/124955399
    https://blog.csdn.net/qq_57160761/article/details/130265072

ETHAN.YN
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19-VGA.rar_fpga vga显示_vga fpga
07-15
fpga 的VGA接口代码,可以显示fpga内置代码的显示部分，适合VGA开发测试。
基于FPGA的modbus-RTU协议 VHDL 源代码
05-30
基于FPGA的modbus-RTU协议 VHDL 源代码
XY2-100.rar_XY-100协议_XY2-100_XY2-100协议_xy2-100fpga控制_振镜
07-14
振镜控制 XY2-100 协议文档，包含波形图和各bit含义。
fpga-Verilog-图片-文字vga显示
12-18
fpga-Verilog-图片-文字vga显示 fpga用vga显示图片和文字。 刚完成的
基于FPGA的ROM-VGA图片显示
11-08
基于FPGA的ROM-VGA图片显示
基于FPGA的TV-VGA设计.pdf
07-13
"基于FPGA的TV-VGA设计.pdf" 本文主要介绍了一种基于FPGA的TV-VGA设计，旨在解决电视信号(TV)与计算机监视器的VGA信号之间的不兼容问题。设计的核心是基于Altera Cyclone IV E FPGA的TV-VGA转换控制器，该控制器...
VGA协议
q1594的博客
05-02 1413
1.VGA时序 2.不同分辨率的VGA参数 3.基于小梅哥5寸800x480TFT屏幕的显示驱动 3.1小梅哥TFT屏幕接口和意义 由表可知，驱动TFT屏幕需要输入RGB分量、TFT像素时钟、DISP显示开关、HSYNC、VSYNC行场同步信号、DE数据使能. 驱动代码为`module tft_driver( input wire tft_clk, input wire tft_rst_n, input wire tft_disp, input wire [15:0] dat
通信协议——VGA
染血黑兔的博客
07-21 4335
VGA概述硬件接口扫描方式行场信号时序要求 概述 VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。VGA显示器具有成本低、结构简单、应用灵活的优点。 硬件接口 VGA 的驱动电路常用的有 2 种： （1） R-2R 电阻模拟电路设计
fpga如何实现biss-c协议
最新发布
06-23
### 回答1： Biss-C协议是一种现代化高速串行数字接口协议，用于将旋转、线性、角度等测量信号传输到控制器或编码器中。FPGA是一种可编程逻辑器件，通常被用来实现硬件电路。在实现Biss-C协议时，FPGA通常被用于提供高速、可靠的数字信号处理和逻辑控制。 要实现Biss-C协议，我们需要将它的物理层和数据链路层转换为电路元件。这包括使用协议手册中定义的引脚和时序图设计FPGA芯片。我们需要使用FPGA芯片的高速串行收发器和时序控制器来生成Biss-C协议的数据流。我们需要设置内部计时器来加快或放慢Biss-C协议的速度，以适应具体的应用。FPGA内部的逻辑控制器可以管理协议的状态转换和时序控制，确保正确地发送和接收Biss-C数据包。 在实现Biss-C协议时，我们还需要考虑FPGA和控制器之间的通信。这可以通过使用 FPGA 的通信接口，例如以太网、USB等来实现。我们可能还需要使用FPGA的增量编码器接口或通用输入输出接口来读取外部传感器数据并将这些数据发送到控制器。通过结合这些技术，我们可以实现一个高速、可靠的Biss-C协议处理器，可适用于广泛的控制和测量应用领域。 总之，使用FPGA实现Biss-C协议可以提供可靠、高效和灵活的数字信号处理和数据控制，这对于一些需要进行高速旋转或线性测量的应用非常有用。但是，这可能需要专业的硬件和软件知识，并且需要经过周密的设计和测试才能保证正确和可靠的协议实现。 ### 回答2： Biss-C协议是伺服电机和编码器之间交换数据的协议之一，它采用了基于同步序列的差分编码方法。FPGA可以通过实现Biss-C协议来实现对伺服电机和编码器的控制。 首先，FPGA需要实现Biss-C协议的物理层接口，包括时钟管理、同步序列生成和解析等功能。FPGA需要根据Biss-C协议规范，生成和解析同步序列，确保电机和编码器之间能够正确地同步数据传输，从而保证数据的准确性和稳定性。 其次，FPGA需要支持差分编码方式的数据接收和解析。差分编码可以通过对数据进行编码和解码，抵消传输过程中的噪声干扰和时钟漂移等问题，确保数据传输的可靠性。 最后，FPGA还需要实现数据缓存、处理和控制逻辑等功能。通过数据缓存，FPGA可以实现数据的暂存和传输，避免数据的丢失和重复。通过数据处理和控制逻辑，FPGA可以实现对编码器输出的位置和速度等信息的计算和控制。 综上所述，FPGA可以通过实现Biss-C协议的物理层接口、差分编码方式的数据接收和解析以及数据缓存、处理和控制逻辑等功能，来实现对伺服电机和编码器的控制。

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