使用intel FPGA,verlog语言，项目由多个v文件构成的系统，分为第一层的top，第二层的uart，第三层的idc. 现在问题是idc的reg值无法把数值反馈给uart...

Intel FPGA使用Verilog语言编写的项目由多个v文件构成，分为三层: top层、uart层和idc层。现在问题是idc层的reg值无法反馈给uart层。请检查idc层中reg值的输出端口是否正确连接到uart层的输入端口。如果连接正确，可能需要检查uart层的读取代码是否正确。如果还有问题请给出更多细节。