weixin_42750542的博客

在上一篇文章中介绍完了reg2reg的时序分析模型，这一篇文章着重来介绍以下pin2reg的时序分析模型。pin2reg时序分析pin2reg时序分析基本模型有两种：源同步的FPGA输入时序分析模型，系统同步的FPGA输入时序分析模型。上图为源同步的FPGA输入时序分析模型，时钟源为上游器件和下游器件（fpga）同时提供时钟。此模型不利于传送高速数据，基本已被淘汰。上图为源同步的FPGA输入时序分析模型，数据和器件都是由源端提供的。这种模型也在被高速串行总线淘汰如pcie、sata、usb3.0

在上一篇文章中讲述了静态时序分析的概念，以及其分类，即主要分为四种：reg2reg、reg2pin、pin2reg、pin2pin，这一篇文章就来细致分析一下reg2reg的时序分析。首先看上面这张图，给出以下定义：reg1：源寄存器，即信号发出端reg2：目标寄存器，即信号接收端Tclk1：时钟源到达reg1的延迟Tclk2：时钟源到达reg2的延迟Tdata：数据从源寄存器到目标寄存器的传播延时Tco：Tclk1到达源寄存器至信号发出之间的延时Tsu：数据建立时间Th：数据保持时间

相信在看这篇文章的时候基本上已经对FPGA有了一个比较全面的了解了，那现在来谈一谈静态时序分析基础。什么是静态时序分析？在我们进行简单的FPGA设计的时候，都假设信号在FPGA内部的流动是0延时的，即当clk上升沿到来之后，信号直接从源寄存器到达目标寄存器。其实不然，信号在FPGA内部，以及FPGA与外部设备进行通信的时候都是有延时的，这种延迟包括走线延迟、门延时等等。但是这些延时是多少呢，如果走线过长或者经过的门特别多，那么势必会影响到下一级寄存器对信号的锁存，出现亚稳态，甚至会导致下一级寄存器采样到