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RSS订阅原创 RAPIDIO（SRIO）动态调节速率设计方案
1. 概述本文用于讲解xilinxFPGA中的RAPIDIO的DRP的配置情况，用实例演示配置过程，实现动态调节RAPIDIO的线速率的方案。名词解释：GTXE2_CHANEL ：FPGA的高速bank 信号模块；MMCM：模式时钟管理器；DRP：Dynamic Reconfiguration Port，动态重配置端口，允许动态修改设备的参数。2.依据文件及参考资料Xilinx开发文档：《pg065-clk-wiz》《ug476_7Series_Transceive...
2022-05-21 17:01:27
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原创 FPGA#SRIO动态切换速率line_rate(一)
任务：在SRIO工作状态下，系统发出一个指令，SRIO切换线速率，再并且能正常工作，速率范围：1.25g~6.25g。本次设计目标：修改SRIO例程文件，在2x模式，2.5G切换1.25G，再切换到3.125G，SRIO仍然正常工作。1.修改IP核设置1.1接出GTX的DRP接口：勾选additional选项，IP面板上出现的TRANSCEIVER_DEBUG接口，全出的drp接口就是我们需要用的接口。1.2接出时钟的DRP接口：1.2.1找到SRIO的时钟模块..
2022-05-20 10:47:37
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FPAG#SRIO（RAPIDIO）动态调节速率（DRP）源码
内容概要：代码功能为动态调节SRIO的IP核线速率，SRIO的IP核的默认选项可以设置1.25G、2.5G、3.125G、5G、6.25G，但是这个只能在IP核设置界面修改。此代码可以实现传输数据过程中修改传输速率，例如：系统启动后以2.5G速率传输一个数据包，然后以5G速率传输第二个数据包。正常情况下需要重新配置IP核才能实现，而此代码能够实现给系统一个速率切换信号然后自动匹配响应的速率传递数据
适合人群：有一定Verilog编程基础，工作中需要用到SRIO的开发人员或者学生。
阅读建议：了解SRIO工作原理、了解GTXE2_CHANEL和MMCM源语。
最后：此代码为本人原创，未经允许不可用于商业用途，仅用作学习和交流。如果阅读代码后有不懂或者发现有可以完善的地方，欢迎留言讨论。
2022-05-21
AXI Bridge FOR PCIE subsystem无法上行数据怎么解决
2022-10-12
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