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RSS订阅原创 【chatGPT】我：在Cadence Genus软件中，出现如下问题：......【4】
LEF 是更高一级的抽象，提供单元的外部视图；DEF 是更加具体，描述了整个芯片的物理实现，包括所有单元的精确位置和布线。LEF 关注单元的物理特性和接口定义；DEF 关注整个设计的物理布局，包括所有LEF中描述的单元如何在芯片上布局和互连。LEF 文件在芯片设计的早期被使用，主要用于库单元的布局规划；DEF 文件在设计流程的后期被使用，用于详细的版图布局和布线。
2024-04-12 22:20:32
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原创 【chatGPT】我：在Cadence Genus软件中，出现如下问题：......【3】
内容和目的：LEF文件主要描述技术工艺信息和单元的物理特征，用于单元布局和设计规则检查等；而Floorplan文件关注于整体设计的空间布局规划，如芯片尺寸、大模块位置等。使用阶段：LEF文件是在整个物理设计流程中使用的，提供标准单元和工艺信息；Floorplan文件则是物理设计初期阶段的产物，定义了后续步骤的布局基础。格式标准：LEF是一个行业标准格式，广泛用于不同EDA工具之间的信息交换；Floorplan的格式通常依赖于特定的EDA工具，并没有统一的标准格式。
2024-04-11 14:38:14
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原创 【chatGPT】我：在Cadence Genus软件中，出现如下问题：......【2】
在Cadence Genus中，出现错误描述为：No LEF files have been read. 该如何解决在Cadence Genus中遇到“No LEF files have been read”错误，通常是因为在设计的前端合成阶段未能正确加载库文件（LEF，即Library Exchange Format文件）。LEF文件包含了标准单元库的布局信息，这些信息对于布局、布线等后端流程至关重要。这个错误可能会阻碍进一步的设计步骤，因为在没有正确加载标准单元库的情况下，合成工具无法有效地映射设计。
2024-04-02 20:01:02
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原创 【chatGPT】我：在Cadence Genus软件中，出现如下问题：......【1】
在Cadence Genus中，出现如下问题：Error：A command argument did not match any of the acceptable command option. [TUI-170] [set_db]该如何解决。
2024-04-01 17:17:26
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原创 Markdown编辑器的使用技巧
@Markdown编辑器的使用技巧你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：撤销：Ctrl/Command + Z重做：Ctrl/Command + Y加粗：Ctrl/Command + B斜体：Ctrl/Command + I标题
2024-03-31 01:32:35
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原创 Corner FF/SS与setup/hold time之间的关系
如果NMOS速度较快（比如在FF角），那么电路的延迟会减少，建立时间可能需要更短。相反，如果NMOS速度较慢（比如在SS角），电路的延迟会增加，建立时间会变得更长。如果PMOS速度较快（同样在FF角），电路的延迟会减少，建立时间可能需要更短。而如果PMOS速度较慢（在SS角），电路的延迟会增加，建立时间会变得更长。设计者需要确保即使在最坏的角下，建立时间和保持时间的约束也能被满足，从而确保电路在所有可能的制造条件下都能可靠地工作。是指在触发器的时钟信号上升沿之前，数据信号必须稳定并保持的最小时间。
2024-03-28 16:48:44
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原创 【chatGPT】我：在spyglass软件中，出现如下warning：......
在spyglass软件中，出现如下warning：Variable ‘CH1OUTMOD’ set but nor read. 该怎么解决这个警告的意思是，在你的代码中，变量CH1OUTMOD被赋值了，但是没有被读取或使用。这可能意味着存在一些无效的代码路径，或者代码中有一些不必要的赋值操作，可能导致资源浪费或逻辑错误。：首先，检查CH1OUTMOD是否确实需要在代码中。如果这个变量是应该被使用的，那么可能是读取这个变量的代码被错误地删除或未被实现。确保该变量的值被有效使用。：如果确定。
2024-03-12 13:54:59
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原创 【chatGPT】我：在synopsys DC中，identify_clock_gating 是一条什么样的指令，有什么作用?
我与chatGPT交流一些关于EDA_flow的问题
2024-02-04 14:19:16
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原创 【chatGPT】我：Synopsys Design Compiler (DC) 综合命令有哪些，其编译流程是怎么样的？
在使用Synopsys Design Compiler (DC) 进行ASIC设计的综合时，核心编译流程涉及多个步骤和一系列的命令。这些步骤通常包括读取设计、约束设置、编译、优化以及生成输出文件。以下是一些常见的命令和编译流程的步骤
2024-01-30 10:20:16
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原创 【chatGPT】我有个testbench文件需要编写，你帮我写axi4发送数据的task代码部分，和读取数据的task代码部分，用verilog语言编写
请注意，AXI协议细节可能会根据不同版本和具体实现有所不同，因此在使用这些代码时，您应确保它们符合您要交互的特定AXI版本和设备的规范。此外，实际的AXI接口实现将涉及更多的信号和更复杂的控制逻辑来处理整个AXI事务，包括但不限于信号初始状态设置、错误检测和处理、以及可能的多个并发事务的管理。例如，可能需要添加额外的信号控制代码，如AXI4协议的有效位和就绪位，以及处理突发传输和错误处理的逻辑。在实际使用时，你需要根据自己的AXI4 master端口信号名称进行相应的调整。尝试加入更多的控制信号。
2024-01-19 15:20:50
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原创 vivado编译出错：[Vivado 12-2285] Cannot set LOC property of instanceusb bd i/aurora 64b66b...
通过综合上述步骤，你应该能够识别出问题的根源，并找到一个可行的解决方案。在处理这类问题时，细心和耐心是非常重要的，因为FPGA设计中的一个小错误或遗漏都可能导致此类复杂错误的出现。提供项目的详细信息，包括错误消息、约束文件和设计细节，以便他们能提供针对性的帮助。在特定的版本中可能存在一些已知的问题，这些问题可能已在更新的版本中被修复。搜索类似问题可能会找到已经解决的案例，这可以为你提供解决问题的线索。如果错误消息指向了特定的约束文件和行号，请检查该文件的相关行以确认问题。）放置在相同的GTYE4通道位置（
2023-12-15 17:41:35
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原创 vivado编译出错：[vivado 12-1411] Cannot set LOC property of ports
这通常涉及到设计的物理约束，比如将设计中的输入、输出、双向端口绑定到FPGA上的特定引脚上。：在某些情况下，尽管物理引脚存在，但是由于FPGA的配置或者特定的银属层设定，某些引脚可能在当前设计中不可用。：检查您的约束文件中的LOC属性，确保指定的引脚位置是对应FPGA上实际存在的，并且与端口的类型相匹配。：在Vivado中，确认项目的设备配置与您的约束文件中假设的设备是一致的。：您可能试图将端口分配给不存在的引脚位置或者此位置与端口的类型不兼容。：不同的端口可能被分配到了相同的引脚，导致冲突。
2023-12-15 17:38:10
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原创 vivado编译出错：[DRC NSTD-1] Unspecified 1/0 Standard: 185 out of 202 logical ports use l/0 standard...
不过请注意，这样做可能会隐藏潜在的硬件问题，因此只应在你确信忽略这些端口的I/O标准是安全的情况下使用。为解决这个问题，你需要为所有未指定I/O标准的逻辑端口指定一个具体的I/O标准。I/O标准定义了端口的电压水平和特性，需要和你的FPGA芯片及外围设备兼容。指出在你的Vivado设计中有大量逻辑端口没有指定具体的I/O标准（：在你的XDC约束文件中，对每个未指定I/O标准的逻辑端口使用。：查阅你的FPGA和外围硬件的文档，了解所需的I/O标准。：确保所有列出的端口都已经设置了相应的I/O标准值。
2023-12-15 17:36:27
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原创 [IP_FLOW 19-4751] Bus interface ‘phy_clk‘: FREQ_HZ Bus parameter is missing for output clock......
如果你遵循了上述步骤但错误依然存在，你可能需要进一步检查你的设计文件和约束文件，以确保所有相关的时钟约束都已经正确设置。如果问题仍然无法解决，你可以查阅Xilinx的官方文档，或者在Xilinx的支持论坛和社区寻求帮助。FREQ_HZ 参数定义了时钟接口的频率，它是时钟约束和设计性能分析的一个关键参数。通常情况下，这个值是以赫兹（Hz）为单位的。确保你输入了正确的值，这个值应该与你的硬件设计和时钟源相匹配。6.如果你不确定 phy_clk 接口的频率，你需要查阅设计文档或联系设计团队以获取正确的频率值。
2023-12-14 13:50:22
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原创 基于fpga的卷积神经网络verilog代码仿真源码
基于fpga的卷积神经网络verilog代码仿真源码在B站发现一个up主讲解卷积神经网络verilog代码，直接逐句讲解verilog代码，搭配仿真工具讲解时序问题，以及在verilog代码中设计遇到问题，源码也是在评论下面给出来了，希望推荐的up主对大家有作用，谢谢！链接：https://www.bilibili.com/video/BV13L411K7ma/如果觉得有用，麻烦回来动动你的发财手点个赞，谢谢！...
2022-03-15 23:31:39
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原创 undefined control sequence .....等系列问题
undefined control sequence \includegraphicsUndefined control sequence @LN@col.undefined control sequence.等问题在文章最前面的\documentclass后面，加入以下代码就行\usepackage{lineno,hyperref}\usepackage{colortbl}\usepackage{amsmath,amssymb,amsfonts}\usepackage{algorithmi
2021-12-17 21:54:21
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原创 2021-10-19，Oracle VM VirtualBox中安装增强功能失败
问题：Oracle VM VirtualBox中安装增强功能失败。根据给出的信息提示进行解决；This system is currently not set up to build kernel modules.Please install the gcc make perl packages from your distribution.modprobe vboxguest failedThe log file /var/log/vboxadd-setup. log may contain f
2021-10-19 16:26:14
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原创 NotADirectoryError: [WinError 267] 目录名称无效。: ‘123456.txt‘
NotADirectoryError: [WinError 267] 目录名称无效。: ‘123456.txt’状况python中出现如下情况：NotADirectoryError: [WinError 267] 目录名称无效。: ‘123456.txt’问题明明就再main.py的同一文件夹下，而且输入的时候直接会弹出这个路径，但是报错，解决方案通过排查，发现只要输入当前路径就行，不用具体到某个文件；如：path = “D:\DATA\Pycharm\FIR_text\123456.tx
2021-02-21 00:30:33
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原创 zynq开发，在SDK中自动生成的IP核驱动文件出现错误解决办法
ZYNQ开发，在SDK中自动生成的IP核驱动文件出现错误解决办法在SDK中出现IP核文件报错寻找错误原因对比为什么出现这种情况Block Design查看问题最后在SDK中出现IP核文件报错报错的话肯定是你自己的开发步骤有问题，只要保证IP核没问题，那么应该是vivado出的问题。如下图错误寻找错误原因通过ctrl+左击XPAR_XIMG_CUT_NUM_INSTANCES，发现无法跳转到xparameters.h文件。我的工程是有一个demo的，我的工程是通过改编demo的，通过demo同样
2021-01-31 14:50:55
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原创 windows10环境出现Module Not Found Error: No module named 'Tkinter'
windows10环境出现Module Not Found Error: No module named ‘Tkinter’这是因为你用的是Python3，在Python3版本里面，Tkinter是tkinter
2020-03-31 00:01:17
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转载 最新版tensorflow2.1.1导入python中出错
[本文解决办法来源于小汪学习记]：(https://blog.csdn.net/sDaine/article/details/104260135)首先安装TF：pip install --upgrade tensorflow目前最新版是2.1.1安装成功后导入：import tensorflow as tf出现的问题：ERROR:root:Internal Python er...
2020-03-09 01:21:21
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CMSIS-NN.7z
2020-03-29
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