PIN -t allcache.so -- prograd data

最新推荐文章于 2022-05-16 20:50:20 发布
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分类专栏： computer architecture
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版权

Dhrystone benchmark
[yliu79@lws5047 obj-intel64]$ …/…/…/…/pin -t allcache.so – …/…/…/…/…/benchmark/dhrystone.out
Dhrystone time for 50000000 passes = 1032
This machine benchmarks at 48449 dhrystones/second
ITLB:
Load Hits: 2030350002
Load Misses: 80
Load Accesses: 2030350082
Load Miss Rate: 0.00%

Store Hits: 0
Store Misses: 0
Store Accesses: 0
Store Miss Rate: nan%

Total Hits: 2030350002
Total Misses: 80
Total Accesses: 2030350082
Total Miss Rate: 0.00%
Flushes: 0
Stat Resets: 0

DTLB:
Load Hits: 3965150692
Load Misses: 221
Load Accesses: 3965150913
Load Miss Rate: 0.00%

Store Hits: 0
Store Misses: 0
Store Accesses: 0
Store Miss Rate: nan%

Total Hits: 3965150692
Total Misses: 221
Total Accesses: 3965150913
Total Miss Rate: 0.00%
Flushes: 0
Stat Resets: 0

L1 Instruction Cache:
Load Hits: 2030348587
Load Misses: 1495
Load Accesses: 2030350082
Load Miss Rate: 0.00%

Store Hits: 0
Store Misses: 0
Store Accesses: 0
Store Miss Rate: nan%

Total Hits: 2030348587
Total Misses: 1495
Total Accesses: 2030350082
Total Miss Rate: 0.00%
Flushes: 0
Stat Resets: 0

L1 Data Cache:
Load Hits: 1860099975
Load Misses: 4533
Load Accesses: 1860104508
Load Miss Rate: 0.00%

Store Hits: 1905041425
Store Misses: 200004980
Store Accesses: 2105046405
Store Miss Rate: 9.50%

Total Hits: 3765141400
Total Misses: 200009513
Total Accesses: 3965150913
Total Miss Rate: 5.04%
Flushes: 0
Stat Resets: 0

L2 Unified Cache:
Load Hits: 3157
Load Misses: 2871
Load Accesses: 6028
Load Miss Rate: 47.63%

Store Hits: 200004456
Store Misses: 524
Store Accesses: 200004980
Store Miss Rate: 0.00%

Total Hits: 200007613
Total Misses: 3395
Total Accesses: 200011008
Total Miss Rate: 0.00%
Flushes: 0
Stat Resets: 0

L3 Unified Cache:
Load Hits: 55
Load Misses: 2816
Load Accesses: 2871
Load Miss Rate: 98.08%

Store Hits: 5
Store Misses: 519
Store Accesses: 524
Store Miss Rate: 99.05%

Total Hits: 60
Total Misses: 3335
Total Accesses: 3395
Total Miss Rate: 98.23%
Flushes: 0
Stat Resets: 0

Linpack benchmark

[yliu79@lws5047 obj-intel64]$ …/…/…/…/pin -t allcache.so – …/…/…/…/…/benchmark/linpack.out
29 October 2019 10:18:22 PM

LINPACK_BENCH
C version

The LINPACK benchmark.
Language: C
Datatype: Double precision real
Matrix order N = 1000
Leading matrix dimension LDA = 1001

 Norm. Resid      Resid           MACHEP         X[1]          X[N]

    6.491510        0.000000    2.220446e-16        1.000000        1.000000

  Factor     Solve      Total     MFLOPS       Unit      Cray-Ratio

343.230000 1.030000 344.260000 1.942330 1.029691 6147.500000

LINPACK_BENCH
Normal end of execution.

29 October 2019 10:24:28 PM
ITLB:
Load Hits: 3979579696
Load Misses: 178
Load Accesses: 3979579874
Load Miss Rate: 0.00%

Store Hits: 0
Store Misses: 0
Store Accesses: 0
Store Miss Rate: nan%

Total Hits: 3979579696
Total Misses: 178
Total Accesses: 3979579874
Total Miss Rate: 0.00%
Flushes: 0
Stat Resets: 0

DTLB:
Load Hits: 4007724140
Load Misses: 4361864
Load Accesses: 4012086004
Load Miss Rate: 0.11%

Store Hits: 0
Store Misses: 0
Store Accesses: 0
Store Miss Rate: nan%

Total Hits: 4007724140
Total Misses: 4361864
Total Accesses: 4012086004
Total Miss Rate: 0.11%
Flushes: 0
Stat Resets: 0

L1 Instruction Cache:
Load Hits: 3979577267
Load Misses: 2607
Load Accesses: 3979579874
Load Miss Rate: 0.00%

Store Hits: 0
Store Misses: 0
Store Accesses: 0
Store Miss Rate: nan%

Total Hits: 3979577267
Total Misses: 2607
Total Accesses: 3979579874
Total Miss Rate: 0.00%
Flushes: 0
Stat Resets: 0

L1 Data Cache:
Load Hits: 3401683532
Load Misses: 105264909
Load Accesses: 3506948441
Load Miss Rate: 3.00%

Store Hits: 503112117
Store Misses: 2025446
Store Accesses: 505137563
Store Miss Rate: 0.40%

Total Hits: 3904795649
Total Misses: 107290355
Total Accesses: 4012086004
Total Miss Rate: 2.67%
Flushes: 0
Stat Resets: 0

L2 Unified Cache:
Load Hits: 67928264
Load Misses: 37339252
Load Accesses: 105267516
Load Miss Rate: 35.47%

Store Hits: 1772777
Store Misses: 252669
Store Accesses: 2025446
Store Miss Rate: 12.47%

Total Hits: 69701041
Total Misses: 37591921
Total Accesses: 107292962
Total Miss Rate: 35.04%
Flushes: 0
Stat Resets: 0

L3 Unified Cache:
Load Hits: 37326060
Load Misses: 13192
Load Accesses: 37339252
Load Miss Rate: 0.04%

Store Hits: 411
Store Misses: 252258
Store Accesses: 252669
Store Miss Rate: 99.84%

Total Hits: 37326471
Total Misses: 265450
Total Accesses: 37591921
Total Miss Rate: 0.71%
Flushes: 0
Stat Resets: 0

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麻烦优化一下下列C++代码 void PIN_FAST_ANALYSIS_CALL onRead(THREADID threadid, ADDRINT memoryAddr){ ThreadData* t = get_tls(threadid); t->readCounter++; // get latest version value of this memory location map<ADDRINT, std::pair<vector<UINT32>, std::pair<THREADID, UINT32> > >::iterator it = t->shadowRead.find(memoryAddr); if (it != t->shadowRead.end()){ // if its in the thread's local memory /*(implementation of the last one value predictor)*/ // if it already exists. update the counter for the thread by 1 // for the location. it->second.first[threadid]++; } else { // if hasn't been read by current thread before //insert record into memoryMap vector <UINT32> temp(8,0); t->shadowRead[memoryAddr] = std::make_pair(temp, std::make_pair(0,0)); // insert pair of vector and another pair t->shadowRead[memoryAddr].first[threadid] = 1; } // Get last write to memoryAddr and save order with read in execution log PIN_GetLock(&writeLock, threadid + 1); rdOps++; unordered_map<ADDRINT, std::pair<vector<std::pair<THREADID, UINT32> > ,bool> >::iterator itt = memoryMap.find(memoryAddr); map<ADDRINT, std::pair<vector<UINT32>, std::pair<THREADID, UINT32> > >::iterator ita = t->shadowRead.find(memoryAddr); if ((itt != memoryMap.end()) && (itt->second.first.size() > 0) && (itt->second.first.back().first != t->tid) && (itt->second.first.back().first != ita->second.second.first && itt->second.first.back().second != ita->second.second.second)){ // optimize to weed out intra-thread dependencies on shared memory locations //EXECUTION LOG FORMAT WRITE-READ: WRITETHREAD WRITECOUNTER READ traceFileReads << itt->second.first.back().first << "," << itt->second.first.back().second << "," << t->tid << "," << t->readCounter << endl; } PIN_ReleaseLock(&writeLock);
07-25
ThreadData* t = get_tls(threadid); t->readCounter++; auto it = t->shadowRead.find(memoryAddr); if (it != t->shadowRead.end()) { it->second.first[threadid]++; } else { vector<UINT32> temp(8, 0)...
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