硬件电子工程师-CSDN博客

原创【可靠性】电源噪声导致辐射发射超标案例

如果采用图7 的滤波板安装情况，由于产品的机框是屏蔽结构，电源滤波器的输入都在屏蔽体之外，因此来自产品机框内部的辐射骚扰信号不会耦合到电源滤波器输入电源线上，机框内的噪声也就不会通过电源线引出机框产生辐射。既然机框内的电源线是驱动源，机框较长的电源线是天线，那么只要将其中的一部分取消或将两者的关联断开，就可以解决共模辐射的问题。在图8 所示的滤波结构中，即使来自产品机框内的辐射骚扰信号耦合到电源滤波板的内部电路和机框内电源滤波板的输入电源线上，也会被机框电源入口处的穿心电容滤除，测试结果如下。

2024-05-18 10:39:07 507

原创【可靠性】雷击浪涌导致单板TVS短路研究

对比直流电源的防护设计和单板上的防护设计，发现直流电源模块上线地之间的防护只有压敏电阻（图3红圈），线线之间才有TVS（图3蓝圈），而单板上线地既有TVS（图2红圈），又有压敏电阻（图2蓝圈）。3. 如果设备放在防雷条件差的远端机房，则可能感应能量大的雷击浪涌，这种浪涌能量分担到直流电源和单板上，当分担到单板上的能量超过TVS承受能量时，则造成TVS短路。设备配从现场返回的直流电源，对电源口进行线地±2KV浪涌，结果电源正常，一块单板出现-48V和PGND之间TVS短路，保险丝熔断现象。

2024-05-18 10:36:44 872

原创 PECL/CML/LVDS高速接口互连电路设计

LVPECL到LVDS 的直流耦合结构需要一个电阻网络，如图3.9中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50Ω接到Vcc-2V 时，LVPECL 的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；注意LVDS 的输入差分阻抗为100Ω，或者每个单端到虚拟地为50Ω，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等.经计算，电阻值为：R1=182Ω，R2=48Ω，R3=48Ω。在3.3V 供电时，R1=142Ω，5V 供电时，R1=270Ω。

2023-08-21 22:15:31 730

原创【科普】PECL/CML/LVDS高速差分接口原理

PECL/CML/LVDS这几种高速差分接口是我们工程中常用接口，本文将从接口起源、输出内部结构、输入内部接口三方面分别阐述各自原理。下一篇文章将重点阐述这几种高速接口之间的互联硬件设计。

2023-08-21 22:10:38 964

原创 IIC总线常见调试故障分析

通过示波器观测SCL与SDA信号，时序波形如图1所示，IIC总线状态从开始（START）状态跳转到发送延迟状态，再跳转到发送状态，经过8个SCL时钟周期将第一个字节数据（D0）发送完成，第9个时钟周期收到从设备（xx芯片）反馈回的ACK应答响应，之后跳转到结束延迟状态，最后跳转到结束状态。问题出于此，SDA管脚应该为双向管脚，上述处理导致FPGA仅发送数据给xx芯片，但不接收xx芯片发送的数据，因此xx芯片反馈回的ACK信号FPGA并未检测到，因此不再发送后续3个字节。

2023-07-23 10:23:04 900

原创 IIC接口硬件测试规范

B. 使用两路电压探头分别点测时钟信号SCL和数据信号SDA，通过软件命令读写IIC slave器件的寄存器，捕获完整的连续两个数据的IIC读写波形；B. 使用两路电压探头分别点测时钟信号SCL和数据信号SDA，通过软件命令读写IIC slave器件的寄存器，捕获完整的连续两个数据的IIC读写波形；B. 使用两路电压探头分别点测时钟信号SCL和数据信号SDA，通过软件命令读写IIC slave器件的寄存器，捕获完整的连续两个数据的IIC读写波形；

2023-07-23 10:20:15 3162

原创一文读懂IIC协议

同步：时钟同步通过线与连接I2C 接口到SCL 线来执行，这就是说SCL 线的高到低切换会使器件开始数它们的低电平周期而且一旦器件的时钟变低电平它会使SCL 线保持这种状态直到到达时钟的高电平。当SCL 线是高电平时仲裁在SDA 线发生这样在其他主机发送低电平时发送高电平的主机将断开它的数据输出级因为总线上的电平与它自己的电平不相同。那么，产生的同步SCL 时钟的低电平周期由低电平时钟周期最长的器件决定而高电平周期由高电平时钟周期最短的器件决定。主机：初始化发送、产生时钟信号和终止发送的器件；

2023-07-23 10:15:11 952

原创【科普】以太网技术简介

IEEE 802一般会将他们的标准提交到ISO（国际标准化组织），ISO采纳后会以ISO的名义发布，如已经被ISO接受并发布的标准有：ISO/IEC 8802-1、ISO/IEC8802-2、ISO/IEC 8802-3、ISO/IEC 8802-5、ISO/IEC 8802-11等。它们各自对应不同的串行局域网物理层设备。由于该实验网络的成功建立和突出表现，引起了 DEC，Intel，Xerox 三家公司的注意，这三家公司借助该实验网络的经验，最终在 1980 年发布了第一个以太网协议标准建议书。

2023-07-23 09:55:04 888

原创【干货】高速信号眼图与接收灵敏度的关系（相噪篇）

以上实验截图只说明相位调节的原理，实际上根据上节幅度的分析，弱光功率下的眼图基本具有对称性，所以对比OSNR的优化，相位调节对灵敏度的优化能力还是很明显。总结：如图3，设满足误码率为10-12时刻光模块接收功率为P（灵敏度），相位判决t时刻的噪声总幅度为VN(t)，限幅放大器的灵敏度为Vsensitivity，入光P对应的光电幅度为Vpp。在最佳判决时间，噪声容限最大，灵敏度最小，示意图具体推导可参考总结的公式，无论理论计算中脉冲的波形是否选用高斯脉冲，只要内层函数的增减性不变，得到的曲线形状都基本一样。

2023-07-23 09:52:32 305

原创【干货】高速信号眼图与接收灵敏度的关系（幅值篇）

在低光功率条件下，当总和噪声幅度超过起控点幅度的一半时，灵敏度的瓶颈在PIN管输出的光电噪声，当总和噪声幅度小于起控点幅度的一半时，灵敏度的瓶颈在限幅放大器的起控点（理论最大灵敏度），当然PIN管的光电噪声很容易超过5mV,所以光模块的限幅放大器的起控点质量好到10mV以下也是没有意义的，会增加成本，当然这是后话，更是下面分析的引言。差分信号与单端P输出同相且为其幅度的两倍。判决门限是1到0或0到1的逻辑开关，该判决点接收端差分信号相互交叉穿越，在差分信号的共模电压相等的情况下，正常的值是50%的摆幅。

2023-07-23 09:50:46 607

原创一文详解MOS管驱动电路拓扑的设计

MOS两端的电压有一个下降的过程，流过的电流有一个上升的过程，在这段时间内，MOS管的损失是电压和电流的乘积，叫做开关损失。在驱动电平处理比较好的驱动电路中，R3、C2是可以去掉的，这时需要调节R1使驱动波形不至于产生共振干扰，同时还要满足一定的驱动效果，比如合适功率管应力指标以及合适的功率管发热。如下图8中VT4管的存在是增加了MOS管栅极到低电平的回路，VT4可以选择三极管，但三极管的导通需要基极偏置，三极管不能工作完全饱和状态，抽取电荷的能力也是有限的。但桥式多管电压变换中驱动也是需要隔离的。

2023-07-22 23:53:49 2930

原创【科普】一文读懂PCI-Express硬件接口

PCIe规范非常复杂，规格分为基本标准（Base）和CEM标准（Card Electromechanical），前者主要描述PCIe的基本结构、协议、链路层、物理层以及软件接口，适用于所有PCIe接口，后者重点关注PCIe接口在PCI桌面/服务器中的应用策略，包括各种类型的插卡的定义与使用等，两个规范互有关联，要理解芯片级互连的硬件（电气）特性要求，需要深入分析两个规范。根据上述章节对芯片级PCIe硬件电气特性的描述，PCIe硬件测试主要包括PCIe参考时钟测试和PCIe接收端信号测试。

2023-07-22 23:38:07 5267

原创【科普】一文读懂以太网PHY芯片

PHY物理层器件应满足CSMA/CD以太网ISO/IEC 8802-3的标准要求。前面分别详细描述了MII接口、物理编码子层(PCS)、物理介质连接子层(PMA)、物理介质相关子层(PMD)以及自动协商(Auto-Negotiation)功能和原理。现将各部分功能概括于表4之中，以进行比较。表4 以太网物理层PHY芯片功能表MIIPCSPMATP-PMDAUTONEGMDI接MAC/PHY端口；接STA/PHY管理端口4B/5B编译码碰撞检测；串并转换；

2023-07-22 23:32:33 10627

原创以太网接口硬件知识

GMII接口属于源同步时钟类型（时钟与数据都是由同一芯片驱动），时钟速率125MHz，接口连接关系如图1所示，22根线，其中TX_EN, TX_ER, TXD<7:0>这些信号同步于TX_CLK；图1 GMII接口原理框图RXD<7:0>这些信号同步于RX_CLK。其它的两个信号CRS, COL只用于半双工模式，一般设计中不会用到，而且这两个信号与时钟是异步的，对这两个信号不做要求。各信号说明见表1。表1 UTOPIA LEVEL 2接口信号说明信号名称信号说明TX_CLK发送方向时钟信号。

2023-07-22 23:08:47 1738

原创【电路分析】一种跨阻放大器应用电路的噪声估算

尽管目前很多模拟电路都集成到芯片的内部，只留了少量的电阻电容之类的元件在外面，减少设计的难度，但还是会有少数应用电路需要用到模拟芯片，比如说做一块处理微弱的模拟信号的评估板，需要放大好几级，没有专用芯片进行放大，就只能用模拟器件去搭建。为了得到更高的信噪比，需要选择输入电压/电流噪声小的芯片，另外，如果在带宽允许的前提下，可以适当降低带宽，增加Rf。利用上述的几个公式，我们很容易就能估算出TIA电路的噪声范围，对放大器的选型、后端电路的设计及误码率的计算具体一定的参考意义。Cin---为放大器输入电容，

2023-07-22 23:01:25 1067

原创【可靠性案例】PCB中闲置线路对辐射发射的影响

PCB板上信号线与时钟相连，这些信号线上也会带有时钟信号，由于信号线另外一端断开，这使得这段信号线变成了单级发射天线，将时钟信号带出PCB板，当信号波长与这段信号线长度相当时会发生谐振，这时信号几乎可以100%转化为电磁场（以该案例296M频点超标为例，若信号线长度为100cm时，信号几乎可以100%转化为电磁场），当信号线长度为信号波长1/4时，将是一个将信号转换为场的极好的天线（以该案子为例，信号波长1/4为25cm），测量了该闲置信号线长度，发现长度约23cm，此时该信号线将信号转换为场的能力极强。

2023-07-22 22:43:01 116

原创【信号完整性】地弹噪声对信号完整性的影响

而回沟偶尔出现在CLK_38M时钟的上升沿，原因是上行SSRAM的数据线都在CLK_125M时钟的上升沿翻转，而CLK_125M与CLK_38M时钟不是同源的时钟，会周期性的出现CLK_125M与CLK_38M同时翻转的情况，也就是上行SSRAM的数据线在CLK_38M的上升沿处同时翻转而产生翻转噪声。配置4路业务和配置1路业务的区别是，配置4路业务时，由于数据包的增多，SSRAM的数据线翻转更加频繁，导致地弹噪声更加严重，因此回沟也越深，如图6所示。如果双向都有业务，下行业务丢包严重，上行业务正常。

2023-03-21 19:03:43 493 1

原创【干货】如何消除电源走线引起的引线电感影响

假设上升时间等于1ns，在这个电路中，电源供电电感非常大，以至于当门电路A试图驱动Hi时，该电路板电源的供电输入下降到接近零，随着电容C1经过电源线电感的充电，电压慢慢升起。当电源的供电下降的时候，门电路A在运行，或者进入振荡状态。解决的办法是加如图2所示的旁路电容，如果电容C2的阻抗比电源的布线阻抗低，变化的电流将会流过电容而不是布线。当转换为Hi状态的时候，门电路A所经受的电源下降是C2阻抗的函数，而不是电源布线阻抗的函数。1.电源在低频时提供低的阻抗，局部的旁路电容在较高的频率上提供低的阻抗;

2023-03-21 19:02:12 227

原创【电路设计】缓启动电路的工作原理

的输入端设计有缓启动电路，缓启动电路的功能主要有两个： 1、延迟单板电源的上电时间：我们的单板一般都要求支持热拔插，当单板插入子架时，单板插头和母板插针的接触是不稳定的，为了避免这种抖动的影响，可以在电源模块和母板电源之间加一个电路，使母板的电源延迟一段时间以后再加到电源模块。下图是缓启动输出的电压波形。，电源上电瞬间跳变时由于电容的充电，会产生较大的冲击电流，造成母板电源电压抖动，跌落，以及强烈的电磁辐射，很容易对其他工作中的单板造成不良影响，如果能把电源的上电速度变缓一些，就能有效的减小这种影响。

2023-03-21 18:58:55 2938

原创【干货】一文读懂RLC无源滤波电路设计全过程

磁珠电容滤波电路的改进措施：在磁珠后并联一个大ESR(0.55欧姆)，大容值(100uf)的普通钽电容，测得的频谱如下，将300kHz左右的开关噪声由-49dB降低为-63dB，减小的幅度为14dB。可以看出实测使用RC电路的效果要比使用LC电路的效果要好，但是仿真时候结果是LC的电路在300kHz时的幅值为-38dB，RC电路在300kHz时幅值为-29dB。再来看看磁珠电容滤波电路的情况，这里的L选取的是磁珠，电感由于所占的体积较大，不适合电路普遍推广，电感可在有特殊需求的场合下使用。

2023-03-21 18:58:00 1876 1

原创【实用电路设计案例】缓启动电路实例分析与应用

而电路中MOS管开启电压是1V～2.5V，这段电压在小于0.5τ时间内就完成了，所以可以得出其上电时间(1~2.5V的时间)应小于0.5τ，即小于250uS，根据图1可以看出，冲击电流的时间约为240uS左右，与计算基本吻合。(注2：原电路用约0.5τ完成电流冲击，实验二电路用约2τ，原电路τ=500uS，而实验二τ(R1=2.5K)=200uS，基本上实验二的2τ(R1=2.5K)为原电路0.5τ的2倍，所以实测1.8倍基本与理论符合。所以可以结合如下两种方法，同时进行控制，以达到控制冲击电流的目的。

2023-03-21 18:57:57 1910 1

原创【电源】降低电源纹波的实例分析与应用

通过计算两部分纹波电压可看出，1.0V上的纹波电压主要的影响因素是脉动电流在电容的ESR上产生的纹波电压。但是，纹波值达到的电压值的1.2%，为了更使单板更加稳定，试图找出影响纹波的主要原因，并将纹波值减小。虽然各种开关电源的设计参数不同，但是影响纹波的因素基本上都有开关频率，滤波电感，输出电容，那么减小纹波电压的过程其实也就是对上述几个参数进行匹配选择的过程。电源中纹波产生的原因、纹波大小的影响因素，在理论上分析了减小纹波的方法，并通过对实际电路参数的更改，降低了电源纹波值，将电源变的更加干净。

2023-03-21 18:54:05 811

原创【电源】DC-DC开关电源升/降压原理分析

电容C——储能作用，保证负载有连续的能量供给;当占空比D>0.5时，Vout>Vin，此时BOOST电路表现为升压;当占空比D<0.5时，Vout，此时boost电路表现为降压;(2)BOOST型电路输入输出关系：Vout=Vin*D/(1-D)，D<0.5时，为降压电路;BUCK型电路只能降压，BOOST型电路可降压也可升压，这究竟是为什么呢?(1)BUCK型电路输入输出关系：Vout=Vin*D，D<1，为降压电路。由于占空比D<1，则BUCK型DC-DC电路只能降压。

2023-03-21 18:54:04 839

原创【电源】如何减小DC-DC电源纹波

纹波的产生原因是多方面的，具体还需要从根本上进行分析，下文就以前面《DC-DC开关电源升降压原理分析》中提到的BOOST电路为例进行分析，BOOST电路简化结构如下图所示。MOS管开关频率越高，电路开关损耗加大，电源效率会降低。由上式电压纹波的关系式可看出，当电感量L增大时，电压纹波减小，反之电压纹波增大;MOS管开关频率越高时，电压纹波减小，反之电压纹波增大。其中 di=△I，dt=D*T(D为PWM占空比，T为PWM周期，T=1/f);因为是要分析纹波，这里重点分析MOS管开通的状态，当PWM控制。

2023-03-21 18:53:06 1213

weixin_43381663的博客