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RSS订阅原创 SystemVerilog中scheduler（调度）
**SystemVerilog中scheduler（调度）** 本文从微信公众号--数字IC小站，转载，欢迎关注，微信公众号更新更多更快[微信公众号链接](https://mp.weixin.qq.com/s/QDUCofxdDAMT8SJvJgaXMA) 虽然设计的代码在仿真器中理论上来说是可以并行执行的，但是在实际仿真中，代码都是运行在CPU上的一些程...
2020-01-07 22:28:09
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原创 SystemVerilog中Assertions
SystemVerilog中Assertions 本文从微信公众号–数字IC小站，转载，欢迎关注，微信公众号更新更多更快 微信公众号链接：(https://mp.weixin.qq.com/s/sDE88VpHxeJtouhId69ffQ) 本文部分内容是来自SV LRM书的翻译。 断言是设计的属性的描述。 ● 如果一个在模拟中被检查的属性(propert...
2020-01-07 22:25:39
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原创 异步FIFO设计
**异步FIFO设计** 本文从微信公众号–数字IC小站，转载，欢迎关注，微信公众号更新更多更快 微信公众号链接：(https://mp.weixin.qq.com/s/sDE88VpHxeJtouhId69ffQ) 1.概述： 前面提及到同步FIFO的设计，同步FIFO。但是在大规模的数字电路设计中，多时钟域往往是不可避免的，这样就会产...
2020-01-07 22:23:23
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空空如也
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