HDLBits4 位 BCD（二进制编码十进制）计数器

生成 4 位 BCD（二进制编码十进制）计数器。每个十进制数字使用4位编码：q[3：0]是1位数字，q[7：4]是十位数字，依此类推。对于数字 [3：1]，还要输出一个使能信号，指示何时应递增上述三位数字中的每一位。

您可能希望实例化或修改一些一位数的[十进制计数器](https://hdlbits.01xz.net/wiki/Count10 "Count10")。 

```verilog
module top_module (
    input clk,
    input reset,   // Synchronous active-high reset
    output [3:1] ena,
    output [15:0] q);
    wire t0, t1, t2, t3;
    assign ena[1] = t0;
    assign ena[2] = t0 & t1;
    assign ena[3] = t0 & t1 & t2;
    tenbcd count0 (clk, reset, 1, t0, q[3:0]);
    tenbcd count1 (clk, reset, ena[1], t1, q[7:4]);
    tenbcd count2 (clk, reset, ena[2], t2, q[11:8]);
    tenbcd count3 (clk, reset, ena[3], t3, q[15:12]);

endmodule
module tenbcd (
    input clk,
    input reset,
    input c_enable,
    output t,
    output [3:0] c_out
);                // decade counters
    assign t = (c_out == 4'd9)? 1'b1:1'b0;
    always@(posedge clk)begin
        if (reset | (c_out == 4'd9 & c_enable == 1'b1) )
            c_out <= 4'd0;
        else if(c_enable ==1'b1)
            c_out <= c_out + 1'b1;
    end
    

endmodule
```