VHDL
摸摸头_
这个作者很懒,什么都没留下…
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Verilog上机实验(三):整数乘法器
实验要求设计一个32bits整数乘法器,输入为a[],b[],输出为y[]必做面积优化的迭代乘法器要求乘法器的迭代次数是1,2,4,8,16,32之内的可编程参数。利用Vivado进行逻辑综合,分析不同迭代次数对逻辑资源的占用、吞吐性能、硬件效率的影响设计一种方便展示的模块,验证你的设计(利用第一个实验的7位数码管的显示)选做(提高要求)性能优化的单周期流水线乘法器在单周期乘法器的基础上引入流水线结构,使流水线是个可编程参数。在流水线级数为1,2,4,8的情况下分别进行逻辑综合核心原创 2020-06-29 14:38:07 · 2718 阅读 · 0 评论 -
Verilog上机实验(二):多功能计数器
目录实验要求第一步:设计一个加减计数器,将其与实验一中的Binary-to-BCD译码器、和交替显示控制电路结合如图:计数器输入:Clk,Up,Down,Rst,Enable8bits输出:Cnt7~Cnt0Rst=1 ,计数器清零Rst=0,Enable=1 ,则每个时钟上跳沿或下跳沿加一(Up=1)或减一(Down=1)第二步将计数器输入改成按键控制:Basy3电路板(xc7a35tcpg236-1)按上键代表Up加计数下键代表Down减计数中间键代表Enable表示暂停原创 2020-06-29 12:29:29 · 3621 阅读 · 3 评论 -
Verilog上机实验(一):BCD码交替显示控制器
通过Verilog编程使拨动开关所代表的二进制数在数码管上显示原创 2020-06-29 00:01:02 · 2998 阅读 · 2 评论