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RSS订阅原创 verilog语法记录（一）
昨天师兄给看了一下代码，指出了一些问题，在这记录一下，也给自己提个醒。1、module xxx（input i, //这里用逗号，不用分号output j //最后这里不用逗号）2、状态机状态用大写，后面加上_S，下面的一些状态名称就是不够规范的，例如，WAIT_DRAW应该写成WAIT_DRAW_S。localparam IDLE_S = 4’d0,INITIAL_S1 = 4’d1,INITIAL_S2
2021-05-20 10:32:56
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原创 verilog报错记录一
作为一个刚入门FPGA的小白，这几天我对FPGA进行了初步的学习，也进行了上板实验，当然跑的是最简单的跑马灯实验，但是仍然遇到了不少的问题，直到昨天我才真正解决了这个问题，所以来写我的第一篇博客记录一下。确实是很开心。我犯的错误实在是太基础了，也很沙雕，希望大家看了不要笑。在我以为我的程序编写完成之后，烧制到板子上却没有效果，我并不知道什么原因，后来请一位大神帮忙，才发现了问题。大家请看我原来的约束文件。乍一看感觉好像四个led灯、button和reset的按钮都绑定了，但是，我却忘了最应该绑定的一个
2021-04-16 08:53:30
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空空如也
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