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RSS订阅原创 关于AXI4的各种小点
如：AW通道写ID的顺序是5,6,7,8；W通道虽然没有ID，但对应的4笔数据的顺序也是对应5,6,7,8；当AW、W通道的数据都发送完后，B通道的ID响应顺序可能是5,8,6,7。1. Axi4取消了WID，因此对于AXI4 Master，不能进行乱序发送写（因为W通道没有ID号与AW通道的ID号不能进行乱序对应）；3. AW / AR通道中有AWLen / ARLen信号，其长度未必都能与W通道 / R通道的数据长度对应（W / R通道中用last信号表示每一笔数据的长度）；
2023-11-29 14:13:18
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原创 SpinalHDL仿真时遇到“key not found:(clk: Bool)“
在SpinalHDL中，如果在代码中存在Reg，他是会自动例化时钟信号clk的；但是如果在模块代码testModule中没有Reg，则不会自动生成默认时钟域，相当于我的代码是一堆组合逻辑，因此默认不需要clk。3. 如果你的模块是组合逻辑，不存在时序逻辑，那么删除"dut.clockdomain.forkStimulus()"代码。1. 检查testModule模块代码中，是否需要添加Reg（Reg会自动例化在默认时钟域下）** 原因是：我的testModule中，没有自动产生默认时钟域的clk信号 **
2023-11-21 15:09:12
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空空如也
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