CacheLine对齐

最新推荐文章于 2024-06-26 21:00:21 发布
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分类专栏： # Java高并发编程
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CacheLine

总所周知，计算机将数据从主存读入Cache时，是把要读取数据附近的一部分数据都读取进来
这样一次读取的一组数据就叫做CacheLine，每一级缓存中都能放很多的CacheLine
在这里插入图片描述

多核CUP

在这里插入图片描述

  • L1、L2、L3指一级缓存，二级缓存，三级缓存
  • CUP中的每个核均可单独处理一个线程
  • 每个核公用L3

超线程

一个核中有多套PC和Register，他们公用一个ALU，这样一个核可以处理多个线程
如四核八线程就由此而来

Volatile的可见性

在这里插入图片描述

  1. x被标记了volatile
  2. 两个线程运算时是将缓存中要被运算数所在的整条CacheLine复制到线程自己的存储，并进行运算，运算之后写回缓存
  3. 假设线程1修改了x并写回，但是线程2中的x还是未修改的x
  4. 由于x被标记了volatile，在线程1写回x缓存时，线程1会通知线程2重新读取缓存中的x

伪共享

在这里插入图片描述

  1. 线程1、2公共使用同一个CacheLine
  2. x、y在同一个CacheLine
  3. x、y都是volatile
  4. 如果线程1不断修改x，线程2不断修改y，那么修改的时候线程1就要不断通知线程2更新x、线程2就要不断通知线程1更新y
  5. 这样的不断通知不断重新读取很浪费性能
  6. 这就叫伪共享

CacheLine对齐

多线程会有上面的伪共享的问题，如果在缓存读取数据到CacheLine时，两个volatile的数被读取到不同的CacheLine中的话，就不需要一直通知另一个线程更新数据了，因为另一个线程根本没有这个数据
在这里插入图片描述
那么如何让两个数据一定在不同的CacheLine呢，方法就是Cache Line对齐

一般一个CacheLine是64位，也就是8个long，我们可以把x定义为long，并同时定义7个没有用的long变量，这样这8个数就在同一个CacheLine中
之后再定义y，y自然也就在下一个CacheLine中了
在这里插入图片描述这就叫CacheLine对齐，这样两线程就不会出现伪共享的现象了

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专栏目录
CPU cache知识四 —— 为什么要cache line对齐
06-11 3502
What does “cacheline aligned” mean? CPU caches transfer data from and to main memory in chunks(一块) called cache lines; a typical size for this seems to be 64 bytes. Data that are located closer to each other than this(this指64B) may end up on the same cac.
CPU高速缓存行对齐和代码优化
yizhiniu_xuyw的专栏
06-06 1006
关于内存字节对齐：https://blog.csdn.net/yizhiniu_xuyw/article/details/109622878 CacheLine 众所周知，计算机将数据从主存读入Cache时，是把要读取数据附近的一部分数据都读取进来这样一次读取的一组数据就叫做CacheLine，每一级缓存中都能放很多的CacheLine 两种方法查看： 1.cat /sys/devices/system/cpu/cpu0/cache/index0/coherency_line_size 2.ca.
Linux开发讲课15--- ARM嵌入式系统为什么要做内存对齐
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qq_42837317的博客
06-26 1023
全局变量value.v初始值是0， 程序开多线程，对全局变量value.v进行多次~位取反操作，直觉上最后结果value.v的位结果不是全0就是全1，但是最后value.v的位结果居然是一半1一半0， 这就是由于cross cache line 操作是非原子性的，导致一个线程对value.v前半部分取反的时候，另外的线程对后半部分在另一个cache line同时取反，然后前一个线程再对另一个cache line的value.v后半部分取反，导致和直觉不一致。
Cache Line 缓存行 内存行对齐
longteng_guo的博客
12-18 1666
Cache Line可以简单的理解为CPU Cache中的最小缓存单位。目前主流的CPU Cache的Cache Line大小都是64Bytes。假设我们有一个512字节的一级缓存，那么按照64B的缓存单位大小来算，这个一级缓存所能存放的缓存个数就是512/64 = 8个。具体参见下图： 代码示例： public class CacheLine { private static class T { public volatile long x = 0L;//long类型占据8个字节 }
为什么需要 Cache Line Size 对齐?
本末实验室
01-13 602
我们假设一个 Cache Line 的 Size 是 64 Byte，例如。
缓存行对齐
Mr_Gu的博客
02-27 1310
目录什么是缓存行对齐验证CPU的缓存行对齐现象原因分析 什么是缓存行对齐 高速缓存控制器是针对数据块，而不是字节进行操作的。从程序设计的角度讲，高速缓存其实就是一组称之为缓存行(cache line)的固定大小的数据块，其大小是以突发读或者突发写周期的大小 为基础的。 缓存基本上来说就是把后面的数据加载到离CPU自己进的地方，对于CPU来说，它是不会一个字节一个字节的加载的，因为这非常没有效率，一般来说都是要一块一块的加载的，在CPU的缓存技术中，这个术语叫“CacheLine”（有的中文编译成“缓存行”）
JVM之缓存行对齐
mofeizhi的博客
06-18 5375
1、CPU缓存 执行程序是靠CPU执行主存中代码，但是CPU和主存的速度差异是非常大的，为了降低这种差距，在架构中使用了CPU缓存，现在的计算机架构中普遍使用了缓存技术。常见一级缓存、二级缓存、三级缓存，这些缓存的数据获取访问速度如下： 从CPU到 大约需要的 CPU 周期 大约需要的时间 主存 约60-80纳秒 QPI 总线传输 (between sockets, not drawn) 约20ns L3 cache 约40-45 cy..
计算机缓存Cache以及Cache Line详解
每天叫醒自己的不是闹铃 是娟 是梦 是理想。
05-10 3473
1.计算机存储体系简介 存储器是分层次的，离CPU越近的存储器，速度越快，每字节的成本越高，同时容量也因此越小。寄存器速度最快，离CPU最近，成本最高，所以个数容量有限，其次是高速缓存（缓存也是分级，有L1，L2等缓存），再次是主存（普通内存），再次是本地磁盘。 寄存器的速度最快，可以在一个时钟周期内访问，其次是高速缓存，可以在几个时钟周期内访问，普通内存可以在几十个或几百个时钟周期内访问。 存储器分级，利用的是局部性原理。我们可以以经典的阅读书籍为例。我在读的书，捧在手里（寄存器），我最近.
blk.zip_C++_cacheline_model
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本文将深入探讨“C++ cacheline模型”，并基于提供的文件“blk.zip”中的“blk.cc”和“blk.hh”来解析这一主题。 首先，我们需要理解什么是缓存行（Cache Line）。在现代处理器中，缓存被划分为多个小块，每个块被...
THE CACHE MEMORY BOOK
06-23
2. **缓存块（Cache Line）**：缓存不是按单个字节存储数据，而是以固定大小的块来存储，称为缓存行。这是为了减少缓存与主内存之间传输的次数。 3. **缓存替换策略**：当缓存满时，新的数据进来需要替换旧的数据。...
cache_axi4.rar
08-14
每个缓存块（Line）包含多个数据字（Word），通常与处理器的数据宽度对齐。 3. **Index and Replacement Policy**：索引用于确定请求的地址在Cache的哪个位置，替换策略决定当Cache满时，如何选择新的数据来替换...
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为了确定数据来源，VA的高31位到第5位（VA[31:5]）作为Tag存储在Cache中，因为起始地址总是32字节对齐，所以最后5位为0。当需要查找数据时，系统会遍历所有Cache Line，比较Tag是否与VA匹配，然后根据VA的低位（VA[4...
cpu-cache-line-demo:使用Golang原语的CPU缓存行无效
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解决上述问题的常用方法是，将频繁更新的数据块（变量/结构）与64字节边界的CPU高速缓存行对齐并对齐。 这将迫使一个变量单独占据内核的高速缓存行，因此，当其他内核更新单个变量时，其他变量将不会使该内核从内存...
搞懂计算机内存模型,Cache, Cache Line, MESI协议，伪共享问题，缓存行对齐等问题。
Torry__的博客
02-21 2395
在了解本文内容之前，首先需要对计算机的基本组成和CPU有一个了解。 计算机的三大核心部件： 1. CPU（中央处理器）： 主要负责运算和执行系统的指令，是计算机的运算核心和控制核心。 2. Memory(内部存储器)：内存，又称主存，临时存放CPU的运算数据，以及与硬盘等外部存储器交换的数据，它是CPU能直接寻址的存储空间，由半导体器件制成。特点是存取速率快。 3. IO（输入/输出）设备：比如显示器，鼠标，键盘，耳机等设备。 CPU的主要组成部分 一个CPU，一般来说，应当包含以下几个主要部分： PC：
MFC 串口通讯中接收到的数据不完整，被分成几个包
u012719076的博客
11-20 1750
解决办法： 在ReadFile 之前 先sleep一下，Sleep(200);//管用 参考链接 ：我的数据缓冲区只有4个字节的数据，而我需要0xd个数据，数据不完整，在读取之前需要延时一下，在读取。 ...
笔记 · Cache line 缓存行对齐
qq_41975509的博客
04-23 608
假设 计算单元 要找变量X，需要从最近的缓存中找L1 --> L2 --> L3 --> 主内存。 如果是要读取一个变量则顺序为：主内存 -> L3 -> L2 -> L1，之后 计算单元 开始计算。 当我们读一个数据，会把相关的数据一块读过来(即 按块读取)， class B { private static class T { public volatile long x = 0L; // long 类型 8字节 } pu
高性能kv存储设计 之 cacheline对齐
Path
11-24 977
最近在设计高读性能的kv存储，为了尽可能保证cache的命中，应尽可能将"同时读取"的数据放到一起，以此来保证数据大概率同时出现在高速cache中。当前大部分计算机的cacheline size为64字节对齐，即当读取地址0x403140（64的整数倍 + 0）的时候，会将0x403140 ~ 0x40317F（64的整数倍 + 63）中的内容都加载进缓存。以此为参考依据来设计数据结构的大小可以加强数据访问速率，在极端场景下获得较大收益。 测试程序 #include <stdio.h> #inc
CPU cache 与内存对齐
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07-25 2万+
一. Cache Cache一般来说，需要关心以下几个方面 1）Cache hierarchy Cache的层次，一般有L1, L2, L3 （L是level的意思）的cache。通常来说L1，L2是集成  在CPU里面的（可以称之为On-chip cache），而L3是放在CPU外面（可以称之为Off-chip cache）。当然这个不是绝对的，不同CPU的做法可能会不太一样。这里面应该
C/C++内存对齐问题
qq_38600065的博客
07-12 286
为何需要内存对齐？ 尽管内存以字节为单位，但是大部分处理器并不是按照字节块来存取内存的。它一般会以双字节、四字节、8字节、16字节甚至32字节为单位来存取内存，这些存储单位被称为内存存取粒度。 从Cache角度看 从上图可以看出，一个cache line保存了2^b个字节。如果没有内存对齐规则，数据可以随意存放，那么可能导致一个变量被分隔在两个cache line中，这样处理器就需要读取两行cache line然后再将其合并成一个变量。 从物理内存角度看 从上图中可以看出内存模块由8个8Mx8的DRA
cache命中率提高
07-29
因此，将数据结构的首地址对齐到cache line的边界，可以减少读写次数。然而，对齐可能会导致内存浪费，需要在空间和时间两方面进行权衡。 通过以上方法，可以有效提高cache命中率，从而提升程序的性能。\[1\]\[2\]\...
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